一种基于时间交织ADC的通道随机化电路及方法与流程

一种基于时间交织adc的通道随机化电路及方法
技术领域
1.本发明涉及模数转换器技术领域，尤其涉及一种基于时间交织adc的通道随机化电路及方法。


背景技术：

2.近年来，随着集成电路制造技术和5g技术等的不断发展，军用和民用领域对超高速高精度的高性能adc的需求越来越多，为了实现超高速(1ghz采样率以上)的高分辨率(10bit以上)adc，时间交织结构由于其原理简单，性能优良逐渐成为了设计者的首选结构，它通过按照通道顺序分时复用的方式来提高adc的整体采样率。
3.时间交织结构虽然能够极大的提升采样率，但是由于集成电路工艺的特性，多通道交织结构里面的每一个通道不可能做到完全的一模一样，这就会导致各个通道之间存在失配，常见的失配主要是失调失配、增益失配、采样时间失配、带宽失配等，不仅如此，在某些单通道adc结构中(sar结构、pipelined结构)同样存在着因为电容不匹配引起的通道间的失配，这一系列的失配会极大的影响adc的动态性能，使adc的有效位数(effective numbers of bits，enob)和无杂散动态范围(spurious-free dynamic range，sfdr)下降。


技术实现要素：

4.鉴于以上现有技术存在的问题，本发明提出一种基于时间交织adc的通道随机化电路及方法，主要解决现有电路难以在实现通道随机化的同时不影响原有时间交织adc的性能。
5.为了实现上述目的及其他目的，本发明采用的技术方案如下。
6.一种基于时间交织adc的通道随机化电路，包括：
7.通道选择模块，用于根据主时钟和生成的随机数输出m个时钟接收控制信号和经过编码后的n个数据接收控制信号；其中，m和n为正整数，且m大于n；
8.多相时钟分配模块，用于根据采样主时钟生成n个多相时钟，并根据所述时钟接收控制信号对所述多相时钟进行重分配，输出m个重分配时钟信号；
9.时间交织adc模块，用于根据所述重分配时钟信号输出m个输出数据以及对应数量的通道量化完成信号；
10.可调延时模块，用于设置所述数据接收控制信号延时大小；以及，
11.时序分配控制模块，分别与所述可调延时模块的输出端和所述时间交织adc模块的输出端连接，用于根据延时后的数据接收控制信号和所述通道量化完成信号控制所述输出数据按照时间顺序依次排列输出。
12.可选地，所述通道选择模块包括：伪随机数产生电路和通道选择电路；
13.所述伪随机数产生电路接收所述主时钟和一组随机数输出使能信号，并输出一组随机数输出信号；所述通道选择电路接收所述随机数输出信号和所述主时钟，输出所述时钟接收控制信号和所述数据接收控制信号。
14.可选地，所述通道选择电路包括：
15.时钟状态寄存器，具有n个地址，每个地址代表一个多相时钟，每个地址中存放的值代表对应地址的多相时钟接入的通道；
16.通道状态寄存器，具有m个地址，每个地址代表一个通道，每个地址中存放的值代表对应地址的通道接入的多相时钟；以及，
17.空闲通道寄存器，用于存放没有接入多相时钟的通道；
18.当所述主时钟来临时，根据所述随机数输出信号判断是否将所述时钟状态寄存器中当前处理的地址中存放的通道与所述空闲通道寄存器中存放的通道进行交换；所述通道状态寄存器根据所述时钟状态寄存器寄存器和所述空闲通道寄存器的交换结果进行对应地址中存放值的交换；
19.根据所述通道状态寄存器中存放的值输出对应的时钟接收控制信号，同时，根据所述时钟状态寄存器中存放的值输出所述数据接收控制信号。
20.可选地，当所述随机数输出信号为高电平时，执行所述时钟状态寄存器中对应地址存放的通道与所述空闲通道寄存器中存放的通道的交换；
21.当所述随机数输出信号为低电平时，不执行交换动作。
22.可选地，记每个所述数据接收控制信号包含k位二进制编码信号，则2k大于或等于m。
23.可选地，所述多相时钟分配模块包括：多相时钟产生电路和时钟重分配传输门阵列电路；
24.所述多相时钟产生电路，由n个d触发器级联构成，且最后一个所述d触发器的输出端与第一个所述d触发器的输入端连接形成环路，每个所述d触发器的输出端分别输出对应不同通道的多相时钟；以及，
25.所述时钟重分配传输门阵列电路，具有m个输出端，每一个所述输出端由m个传输开关并联组成，每个所述传输开关包括输入端、输出端和控制端，所述传输开关的输入端接收一个所述多相时钟作为输入，所述传输开关的控制端接收对应通道的一位所述时钟接收控制信号。
26.可选地，所述传输开关包括：
27.传输门，由一个pmos管和一个nmos管组成，所述pmos管的源极与所述nmos管的源极短接作为所述传输门的输入端，所述pmos管的漏极与所述nmos管的漏极短接所为所述传输门的输出端，所述nmos管的栅极作为所述传输门的控制端接收所述时钟接收控制信号；以及，
28.反相器，所述反相器的输入端接收所述时钟接收控制信号，所述pmos的栅极与所述反相器的输出端连接。
29.可选地，所述时间交织adc模块包括m个时间交织adc电路，每个所述时间交织adc电路输出一个通道的输出数据以及量化完成信号；
30.当输入当前时间交织adc电路的重分配时钟为高电平时，若所述当前时间交织adc电路的通道量化完成信号为低电平，则所述当前时间交织adc电路未完成量化，若所述当前时间交织adc电路的通道量化完成信号为高电平，则所述当前时间交织adc电路已完成量化。
31.可选地，所述可调延时模块包括多个延时单元，每个输入信号对接一个所述延时单元；所述延时单元包括：第一反相器、第二反相器、s个延时控制nmos管和s个延时电容，其中，s对应输入延时单元的延时控制字的位数；
32.所述第一反相器的输出端与所述第二反相器的输入端连接，所述第二反相器的输出端作为对应延时单元的输出端，所述第一反相器的输入端作为对应延时单元的输入端；各所述延时控制nmos管并联，且每个所述延时控制nmos管的漏极通过一个所述延时电容连接到所述第一反向器的输出端与所述第二反相器的输入端的连接路径上，每个所述延时控制mos管的栅极接入一位所述延时控制字。
33.可选地，所述时序分配控制模块包括：
34.通道选址译码器电路，用于将经过延时后的数据接收控制信号译码成位数为m的温度计码信号；
35.数据重分配传输门阵列电路，用于根据经过译码后的数据接收控制信号和所述时间交织adc模块的输出数据以及通道量化完成信号，输出重分配后的输出数据以及重分配后的通道量化完成信号；以及，
36.数据输出d触发器电路；用于以所述重分配后的输出数据作为输入，以所述重分配后的通道量化完成信号作为时钟，输出重新排序后的输出数据。
37.可选地，所述数据重分配传输门阵列电路由传输开关阵列构成，所述传输开关包括输入端、输出端和控制端，每个输入信号对应一个所述传输开关；每个所述时间交织adc模块的输出数据的各数据位分别对接一个所述传输开关的输入端，每个经过译码后的数据接收控制信号接入r个所述传输开关的控制端，其中，r为所述输出数据的位数；
38.每个所述时间交织adc模块的通道量化完成信号对接一个所述传输开关的输入端，每一个所述经过译码后的数据接收控制信号接入对应传输开关的控制端；
39.所述传输开关的输出端输出所述重分配后的输出数据或重分配后的通道量化完成信号。
40.可选地，所述数据输出d触发器电路由n组触发器阵列构成，每组触发器阵列包含r个d触发器，每个所述d触发器的输入端接收一个所述重分配后的输出数据中的一位作为输入，每组所述触发器阵列接收一个所述重分配后的通道量化完成信号作为时钟端输入，每组所述触发器阵列输出端输出一个所述重新排序后的输出数据。
41.可选地，所述主时钟与所述采样主时钟具有相同的频率；或者，所述主时钟的频率为所述采样主时钟频率的整数分频倍且所述分频倍数与去除冗余通道后的剩余通道数互质。
42.一种基于时间交织adc的通道随机化方法，包括：
43.根据主时钟和生成的随机数输出m个时钟接收控制信号和经过编码后的n个数据接收控制信号；其中，m和n为正整数，且m大于n；
44.根据采样主时钟生成n个多相时钟，并根据所述时钟接收控制信号对所述多相时钟进行重分配，输出m个重分配时钟信号；
45.根据所述重分配时钟信号输出m个输出数据以及对应数量的通道量化完成信号；
46.设置所述数据接收控制信号延时大小，根据延时后的数据接收控制信号和所述通道量化完成信号控制所述输出数据按照时间顺序依次排列输出。
47.如上所述，本发明一种基于时间交织adc的通道随机化电路及方法，具有以下有益效果。
48.通过引入延时避免adc过早接受数据接收控制信号导致数据提前输出，通过通道选择和多相时钟分配控制被打乱顺序的adc输出数据按照时间顺序进行输出，有效提高时间交织adc的无杂散动态范围。
附图说明
49.图1为本发明一实施例中通道随机化的示意图。
50.图2为本发明一实施例中含有冗余通道的通道随机化原理图。
51.图3为本发明一实施例中基于时间交织adc的通道随机化电路的电路原理图。
52.图4为本发明一实施例中通道选择电路的逻辑功能图。
53.图5为本发明一实施例中通道选择电路对时钟状态寄存器和通道状态寄存器的操作过程示意图。
54.图6为本发明一实施例中通道选择电路输出信号与寄存器存放值的对应关系示意图。
55.图7为本发明一实施例中多相时钟产生电路原理图。
56.图8为本发明一实施例中时钟重分配传输门阵列电路原理图。
57.图9为本发明一实施例中延时单元的电路结构示意图。
58.图10为本发明一实施例中数据重分配传输门阵列的电路原理图。
59.图11为本发明一实施例中数据输出d触发器电路原理图。
60.图12为本发明一实施例中加入失配后未进行随机化的实例中时间交织adc的频谱图。
61.图13为本发明一实施例中加入失配并进行随机化后的实例中时间交织adc的频谱图。
具体实施方式
62.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
63.需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
64.为了解决失配对时间交织adc性能的影响，学术界和工业界提出了非常多的校正算法来校正通道间的失配，然而校正的效果往往不理想，无法做到将所有的失配消除。在这个基础上，为了更进一步提高时间交织adc的性能，就需要用到通道随机化这种方案，它通过打乱各个通道adc的工作顺序，将通道间失配所引起的杂散平坦化到噪底来提高时间交
织adc的无杂散动态范围(sfdr)，并且不会影响时间交织adc本身的有效位数(enob)，通道随机化概念图如图1所示，一个四通道时间交织adc的正常工作顺序为通道1、通道2、通道3、通道4、通道1
……
循环进行，但是当经过通道随机化之后，原本的1、2、3、4工作顺序被打乱，变成了1、4、1、3、2
……
的随机顺序。当总的通道数不变的情况下，在打乱工作顺序的同时，有可能出现某通道还没有完成上一次量化，就又要进行下一次量化的情况。以四通道时间交织adc为例，常规的设计思路为单通道的量化时间为整个时间交织adc量化时间的4倍，规律的通道工作顺序能够保证在通道1开始量化之后，至少要四个量化周期的时间(1、2、3、4通道依次完成量化的时间)，1通道再次开始量化下一个输入信号。一旦随机打乱通道工作顺序，那么可能出现不到四个周期，1通道就再一次被使用的情况。为了避免这个问题，保证打乱各个单通道工作顺序的同时，每个单通道adc的量化时间足够，随机化实现电路通常会额外增加一个通道，来保证每个通道的量化时间足够。其具体原理如图2所示，将距离上一次量化超过4个时钟周期的通道标记为空闲通道并放入空闲通道区，以此来区分量化中的通道和没有量化的通道(空闲通道)，每一次新的量化开启时，首先将距离上一次量化超过4个周期的通道标记为空闲通道并放入空闲通道区，然后随机从空闲通道区中选取一个空闲通道开始这一次的量化。保证每一次量化中至少有两个通道可以随机选择，达到随机化的效果。
65.为了实现上述通道随机化功能，本发明提供一种基于时间交织adc的通道随机化电路。电路包括以下几个模块：通道选择模块，用于根据主时钟和生成的随机数输出m个时钟接收控制信号和经过编码后的n个数据接收控制信号；其中，m和n为正整数，且m大于n；多相时钟分配模块，用于根据采样主时钟生成n个多相时钟，并根据所述时钟接收控制信号对所述多相时钟进行重分配，输出m个重分配时钟信号；时间交织adc模块，用于根据所述重分配时钟信号输出m个输出数据以及对应数量的通道量化完成信号；可调延时模块，用于设置所述数据接收控制信号延时大小；以及，时序分配控制模块，分别与所述可调延时模块的输出端和所述时间交织adc模块的输出端连接，用于根据延时后的数据接收控制信号和所述通道量化完成信号控制所述输出数据按照时间顺序依次排列输出。
66.请参阅图3，在一实施例中，通道选择模块可包括伪随机数产生电路和通道选择电路；多相时钟分配模块包括：多相时钟产生电路和时钟重分配传输门阵列电路；时间交织adc模块包括m通道时间交织adc电路；时序分配控制模块包括：通道选址译码器电路、数据重分配传输门阵列电路以及数据输出d触发器电路。
67.为了便于说明，后面叙述中的m值为包含冗余通道下多通道交织adc的通道数量，冗余通道数量可根据实际应用需求进行配置，这里不作限制。以下实施例仅以冗余通道数量为1的情况为例进行阐述，因此设定n值为总通道数量减1(即m-1)。
68.所述伪随机数产生电路采用线性反馈移位寄存器(lfsr)实现，它的输入为数字电路主时钟clk1和随机数输出使能信号random_en，输出为随机数输出信号random_out，该随机数输出信号可设置为1bit信号。当数字电路主时钟正常输入时，如果random_en信号为高电平，random_out正常输出伪随机数，如果random_en信号为低电平，random_out就只输出低电平，不输出随机数。伪随机数产生电路可采用数字综合实现，因为所需的伪随机数的随机性必须要尽可能的大才能满足性能优化的要求，通常该lfsr的抽头都会大于40，lfsr所产生的数据一般是位宽比抽头大的多bit信号，用该信号的最高位来当作伪随机数产生电
路的输出。采用verilog编写数字电路并通过综合的方式进行该lfsr的实现会极大的节约芯片面积并提高设计效率。
69.在一实施例中，通道选择电路可采用数字综合实现，它的输入为伪随机数产生电路输出的随机数输出信号randomout和数字电路主时钟clk1。它的输出有两个部分，一部分为n+1(即m)通道时钟接收控制信号ch1_clk_control《n:1》～ch m_clk_control《n:1》，共m个n比特控制信号；另外一个部分为n通道数据接收控制信号ch1_data_control《k:1》～chn_data_control《k:1》，共n个k比特控制信号，k为编码位数，它的值由通道数目m决定，它的目的是减小控制信号的传输位数，编码可采用二进制编码，编码前该数据接收控制信号可采用温度计码，每个信号有m位，编码后为k位。通道选择电路的逻辑功能如图4所示。通常冗余通道的数量为1，因此假定通道1～通道n为不随机化情况下交织adc所需要的通道数量，冗余通道为通道m。该通道选择电路主要对三个寄存器进行操作：第一个是时钟状态寄存器，它有n个地址，每一个地址代表一个多相时钟(例如地址1代表多相时钟1，地址n代表多相时钟n)，由于多相时钟并不需要冗余，因此多相时钟最多只有n个，因此时钟状态寄存器的最大地址为n。每一个地址中存放的值代表该地址表示的多相时钟接入的通道(例如地址1中存放的channel1代表多相时钟1接到了通道1中，地址n中存放的channeln代表多相时钟n接到了通道n中)；第二个是通道状态寄存器，它有m个地址，每一个地址代表各个通道(例如地址1代表通道1，地址n代表通道n，地址m代表通道m)，由于存在1个冗余通道，因此通道状态寄存器的地址数量(m个)比时钟状态寄存器的地址数量(n个)多1。每一个地址中存放的值代表该地址表示的通道接入的多相时钟(例如地址1中存放的clk1表示多相时钟1接入到通道1上，地址n中存放的clkn表示多相时钟n接入到通道n上)，由于存在冗余通道，因此通道状态寄存器的地址会比多相时钟的数目多一个，这会导致必然存在一个通道没有多相时钟接入，因此用noclk表示(例如地址m中存放的noclk表示通道m不接入多相时钟，处于冗余状态)，在实际电路中该noclk为恒定的低电平；第三个是空闲通道寄存器，它存放没有多相时钟接入的通道(例如空闲通道寄存器里面的channelm表示m通道没有多相时钟接入，处于空闲状态)。
70.在初始状态下，时钟状态寄存器依次按照顺序存放channel1～channeln在地址1～地址n里。通道状态寄存器依次按照顺序存放clk1～clkn在地址1～地址n里，并存放noclk在地址m里。空闲通道寄存器中存放channelm。它们表示在系统上电开始工作时候，每一个多相时钟按照顺序依次对应一个通道，而冗余通道没有多相时钟对应成为空闲通道。当数字电路主时钟第一次来临时，通道选择电路对时钟状态寄存器的地址1进行操作。具体地，通道选择电路根据外部输入的随机数(即随机数输出信号randomout)来控制地址1中存放的值，如果外部输入的随机数为高电平，那么通道选择电路就把地址1中存放的值与空闲通道寄存器中存放的值进行交换。与此同时，通道状态寄存器根据已经交换的时钟状态寄存器地址1中的值和空闲通道寄存器中的值来确定通道状态寄存器中哪两个地址的值需要交换(例如时钟状态寄存器地址1中的channel1和空闲通道寄存器的channelm互换了，则通道状态寄存器的地址1中的值和地址m中存放的值需要交换)，该过程如图5所示，交换完毕后等待下一次主时钟来临。如果randomout为低电平，那么不对时钟状态寄存器进行任何操作，同样的通道状态寄存器也保持不变等待下一次数字电路主时钟。当数字电路主时钟第二次来临时，通道选择电路则对时钟状态寄存器的地址2进行交换操作，当地址n完成操作
后，下一次时钟来临就又对地址1进行操作，如此不断循环。在三个寄存器不断变化的同时，通道选择电路根据时钟状态寄存器和通道状态寄存器存放的值输出对应的信号。根据通道状态寄存器，通道选择电路会输出m个n位温度计码信号ch1_clk_control《n:1》～chm_clk_control《n:1》，这m个信号的值分别对应通道状态寄存器地址1～地址m中存放的值，如果通道状态寄存器的值为clk1，那么该信号为n位温度计码00000
…
01，如果通道状态寄存器的值为clk2，那么该信号为n位温度计码00000
…
10，以此类推，如果为clkn，那么该信号为n位温度计码10000
…
00，如果为noclk，那么该信号为n位全零00000
…
00。根据时钟状态寄存器，通道选择电路会输出n个k位二进制码信号ch1_data_control《k:1》～ch1n_data_control《k:1》，k的值由通道数量m决定，它们满足二进制关系，即二的k次幂必须大于或等于m(例如m为8，k至少为3；m为17，k至少为5，以此类推)，这n个k位二进制码信号分别对应时钟状态寄存器地址1～地址n的值，如果时钟状态寄存器的值为channel1，那么该信号为00
…
01，如果时钟状态寄存器的值为channel2，那么该信号为00
…
10，它们的对应关系如图6所示。
71.请参阅图7，在一实施例中，多相时钟产生电路由n个d触发器级联构成，并且最后一个d触发器的输出要给到第一个d触发器的输入形成环路。它的功能是为时间交织adc电路提供n个多相时钟。多相时钟产生电路的输入信号为采样主时钟clk_sample，这个主时钟的频率往往和交织adc的采样频率一致，它的输出信号为n个多相时钟信号clkin《1》～clkin《n》。clk_sample信号输入到所有的d触发器的时钟输入端，第一个d触发器数据输出端dout输出的信号输入到下一个d触发器的数据输入端din，同时第一个d触发器数据输出端dout的输出信号也作为多相时钟产生电路的输出clkin《1》，同理，第二个d触发器的输出端dout输出的信号输入到第三个d触发器的数据输入端din，同时第二个d触发器数据输出端dout的输出信号也作为多相时钟电路产生电路的输出clkin《2》，以此类推，直到最后一个d触发器，最后一个d触发器的输入端信号为上一个d触发器的输出端输出的信号，它的输出端dout输出的信号输入到第一个d触发器的输入端，同时最后一个d触发器的输出端输出的信号也作为多相时钟产生电路的输出clkin《n》。
72.在一实施例中，时钟重分配传输门阵列电路主要由传输开关阵列构成，时钟重分配传输门阵列电路的输入是多相时钟产生电路产生的n通道多相时钟clkin《1》～clkin《n》和通道选择电路输出的n+1(即m)通道时钟接收控制信号ch1_clk_control《n:1》～chm_cl k_control《n:1》，时钟重分配传输门阵列电路的输出是重分配后的m通道多相时钟clkout《1》～clk out《m》。时钟重分配传输门阵列电路的功能是根据输入的m通道时钟接收控制信号，将输入的n通道多相时钟分配到各个时间交织adc电路中去。时钟重分配传输门阵列电路的电路结构如图8所示，时钟重分配传输门阵列电路由多个传输开关组成，传输开关包括输入端、控制端和输出端。时钟重分配传输门阵列电路有m个输出信号，每一个输出信号都是由n个传输开关的输出并联到一起组成的，这n个传输开关的输入端都分别依次为多相时钟clkin《1》～clkin《n》，而控制端则根据输出信号的不同而不同。如果输出信号是clkout《1》，那么控制端则依次为ch1_clk_control《1》～ch1_clk_control《n》，如果输出信号是clkout《2》，那么控制端则依次为ch2_clk_control《1》～ch2_clk_control《n》，以此类推，如果输出信号是clkout《m》，那么控制信号则依次为chm_clk_control《1》～chm_clk_control《n》，一共需要n*m个传输开关。传输开关由传输门和反相器组成，传输门由源和源、
漏和漏短接的pmos管和nmos管组成，nmos管和pmos管的源极短接作为传输门的输入端，漏端作为输出端，控制信号直接接到传输门nmos的栅极，同时也接到反相器的输入端，反相器的输出接到传输门pmos管的栅极。
73.在一实施例中，m通道时间交织adc电路就是含有m个通道的时间交织adc，它并不特指某一种特定类型的adc，只要是含有m个通道的并且能够输出每一个通道的数据和量化完成信号的时间交织adc都可以。它的输入信号为时钟重分配传输门阵列电路输出的重分配后的m通道多项时钟clkout《1》～clkout《m》，它的输出信号为m个通道量化完成信号q《m:1》和m个通道输出数据data1 out～datamout。通道量化完成信号表示该通道是否完成量化，当输入该通道的多项时钟变为高电平的时候，该通道的通道量化完成信号为低电平，表示该通道正在量化，还未完成量化，当该通道完成量化后，通道量化完成信号变为高电平，表示该通道已经完成量化。通道输出数据指各个通道adc的输出结果，它通常是多位数据，位数取决于adc的分辨率。
74.在一实施例中，可调延时模块电路由反相器、nmos管和电容组成，它的输入信号为通道选择电路所输出的n通道数据接收控制信号ch1_data_control《k:1》～chn_data_control《k:1》和用于控制延时大小的延时控制字delay《s:1》，s代表的是延时控制字的位数，位数越多，延时的控制精度越高，它的输出信号为延时后的n通道数据接收控制信号ch1_data_control_delay《k:1》～chn_data_control_delay《k:1》。它的功能为调整数据接收控制字的延迟，使数据接收控制字不要太快到达后续电路，保证adc快要量化完的时候才接收控制信号，避免太早接收控制信号导致数据提前输出。它由许多个延时单元组成，每一位输入信号需要一个延时单元，延时单元具体结构如图9所示。延时单元由两个反相器、s个延时控制nmos管和s个延时电容组成。单比特输入信号input接在反相器的输入端，在此输出端路径上，并联上s个电容，每个电容的另一端都分别接到一个延时控制nmos管漏端，同时该延时控制nmos管的栅端接入对应的延时控制字。控制字一起控制所有延时单元的延时控制nmos管。反相器的输出端接在下一个反相器的输入端，下一个反相器的输出端就是延时单元的输出端。延时电容的大小和数量一起决定了延时的范围和精度，通过控制延时控制字来控制延时的大小。
75.在一实施例中，通道选址译码器电路由逻辑门构成，它的输入是延时后的n通道数据接收控制信号ch1_data_control_delay《k:1》～chn_data_control_delay《k:1》，输出是译码后的n通道数据接收控制信号ch1_data_en《m:1》
76.～chn_data_en《m:1》。通道选址译码器电路的功能是将可调延时模块延时后的二进制n通道数据接收信号译码成位数为m的温度计码。由于通常情况下通道选择电路和数据输出端的版图物理距离较远，如果n通道数据接收控制信号直接采用m位温度计码输出，会导致版图走线过于冗长和繁杂，因此n通道数据接收信号首先采用k位二进制码输出，经过可调延时模块电路后到达离数据输出端较近的位置，再采用通道选址译码器电路将k位二进制码译码成m位温度计码，该通道选址译码器的具体电路取决于m的值。
77.在一实施例中，数据重分配传输门阵列电路主要由传输开关阵列构成，传输开关的结构和时钟重分配传输门阵列电路中作用的是一样的。数据重分配传输门阵列电路的输入有三个部分，第一个部分是m通道时间交织adc电路输出的通道量化完成信号q《m:1》，它是m个单bit信号；第二个部分是m通道时间交织adc电路输出的通道输出数据data1out～
datamout，它是m个多bit信号，其bit位数取决于时间交织adc的分辨率；第三个部分是通道选址译码器电路输出的译码后的n通道数据接收控制信号ch1_data_en《m:1》～chn_data_en《m:1》。数据重分配传输门阵列电路的输出有两个部分，第一个部分是重分配后的n通道输出数据，它是n个多bit信号，其bit位数取决于时间交织adc的分辨率；第二个部分是重分配后的n通道量化完成信号qout《n:1》，它是n个单bit信号。数据重分配传输门阵列电路的功能是将输入的m个通道的输出数据和通道量化完成信号重分配到n个通道上去，这是因为通道的工作次序被打乱，各个通道的输出数据并不是按照时间顺序依次排列，所以需要把打乱的信号按照工作的次序重新分配，使得最终输出的数据是按照时间顺序依次排列的。数据重分配传输门阵列电路的电路图如图10所示，为了便于说明，假设时间交织adc的分辨率(位数)为r位，因此输入的data1out～datamout表示为data1out《r:1》～datamout《r:1》，输出的重分配后的n通道输出数据表示为ch1out《r:1》～chnout《r:1》。第一部分输入信号data1out《r:1》～datamout《r:1》都接在传输开关的输入端，输入的译码后的n通道数据接收控制信号根据输入信号的不同接在不同传输开关的控制端上，每一个控制信号要接入r个传输开关的控制端。例如，控制信号ch1_data_en《1》接在以data1out《1》～data1out《r》为输入信号的传输开关的控制端，控制信号ch1_data_en《2》接在以data2out《1》～data2out《r》为输入信号的传输开关的控制端
……
控制信号ch1_data_en《m》接在以datamout《1》～datamout《r》为输入信号的传输开关的控制端。后续的控制信号同理，控制信号ch2_data_en《1》到控制信号chm_data_en《1》分别都接在以data1out《1》～data1out《r》为输入信号的传输开关的控制端
……
控制信号ch2_data_en《m》到控制信号chm_data_en《m》分别都接在以datamout《1》～datamout《r》为输入信号的传输开关的控制端，以此类推。第二部分输入信号qout《m:1》和第一部分的输入信号类似，同样都接在传输开关的输入端，并且输入的译码后的n通道数据接收控制信号也根据不同的输入信号接在不同传输开关的控制端上，不同的是每一个控制信号都只需要接1个传输开关的控制端。例如控制信号ch1_data_en《1》接在q《1》为输入信号的控制端，控制信号ch1_data_en《2》接在以q《2》为输入信号的传输开关的控制端
……
控制信号ch1_data_en《m》接在以q《m》为输入信号的传输开关的控制端。后续的控制信号同理，ch2_data_en《m:1》到控制信号chm_data_en《m:1》分别对应接在q《m》到q《1》为输入信号的传输开关的控制端，故一共所需m*(r+1)*n个传输开关。第一部分输出信号ch1out《r:1》～chnout《r:1》根据传输开关的输入信号和控制信号分别对应接到对应传输开关的输出端上，每一个输出信号都要接到m个传输开关的输出端上。例如输出信号ch1out《1》～ch1out《r》分别对应接在由datamout《1》～data1out《1》、datamout《2》～data1out《2》
……
datamout《r》～data1out《r》作为输入端，ch1_data_en《m:1》作为控制端的传输开关的输出端上，输出信号ch2out《1》～ch2out《r》分别对应接在由datamout《1》～data1out《1》、datamout《2》～data1out《2》
……
datamout《r》～data1out《r》作为输入端，ch2_data_en《m:1》作为控制端的传输开关的输出端上，以此类推，chnout《1》～chnout《r》分别对应接在由datamout《1》～data1out《1》、datamout《2》～data1out《2》
……
datamout《r》～data1out《r》作为输入端，ch2_data_en《m:1》作为控制端的传输开关的输出端上。类似的，另一部分输出信号qout《n》根据传输开关的输入信号和经过译码后的数据接收控制信号分别接到对应传输开关的输出端上，每一个输出信号都要接到m个传输开关的输出端上。例如qout《1》接在由q《m》～q《1》作为输入端、ch1_data_en《m》～ch1_data_en《1》作为控制
端的控制开关的输出端上，qout《2》接在由q《m》～q《1》作为输入端、ch2_data_en《m》～ch2_data_en《1》作为控制端的控制开关的输出端上，以此类推qout《n》接在由q《m》～q《1》作为输入端、chm_data_en《m》～chm_data_en《1》作为控制端的控制开关的输出端上。
78.在一实施例中，所述数据输出d触发器电路主要由d触发器阵列构成，它的输入信号为数据重分配传输门阵列电路输出的重分配后的n通道量化完成信号qout《n:1》和重分配后的n通道输出数据ch1out～chnout，其中qout《n:1》为n位单bit信号，ch1out～chnout为多bit信号，其bit位数取决于时间交织adc的分辨率。输出信号为n通道最终输出数据ch1_out_diff～chn_out_diff。数据输出d触发器电路的结构如图11所示，假设时间交织adc的分辨率为r(即重分配后的n通道输出数据的位数为r)。输入信号ch1out《r:1》～chnout《r:1》分别对应接到r个d触发器的din输入端(数据输入端)，量化完成信号对应接入各个由ch1out《r:1》～chnout《r:1》作为d触发器数据输入端输入信号的clk端(例如qout《1》接入由ch1out《r:1》作为数据输入端的d触发器的clk端，qout《2》接入由ch2out《r:1》作为数据输入端的d触发器的clk端，类似的，qout《n》接入由chnout《r:1》作为数据输入端的d触发器的clk端)，故一共所需r*n个d触发器。输出信号ch1out_diff《r:1》～chnout_diff《r:1》对应接入各个由ch1out《r:1》～chnout《r:1》作为d触发器数据输入端输入信号的数据输出端(dout端)(例如ch1out_diff《r:1》分别对应接入由ch1out《r:1》作为数据输入端的d触发器的dout端，ch2out_diff《r:1》分别对应接入由ch2out《r:1》作为数据输入端的d触发器的dout端，以此类推，chnout_diff《r:1》分别对应接入由chnout《r:1》作为数据输入端的d触发器的dout端)。
79.在一实施例中，数字电路主时钟通常情况下和采样主时钟保持一致(即具有相同的频率)，在采样主时钟的频率极高的情况下(1ghz以上)，由于数字综合出来的电路无法承载如此高的频率，可以降低数字电路主时钟的频率，降低的频率需要满足如下条件：第一个条件是降低后的频率必须为采样主时钟的整数分频倍(例如降低为采样频率的2分频、3分频、4分频
……
)，第二个条件是该分频倍数必须与去除冗余通道外剩余的通道数目互质(例如对于去掉冗余通道后通道数目为8通道时间交织adc，数字电路主时钟降低的频率可以是3分频、5分频，但不能是2分频、4分频，因为2或者4和8不互质)。在满足这两个条件的基础上，可以降低数字电路主时钟的频率。
80.在一实施例中，为了进一步验证本发明的基于时间交织adc的通道随机化电路性能，在28nm cmos工艺下，对一个采样主时钟为4ghz，分辨率12位(adc的位数冗余3位，实际输出数据的位数为15位)，vpp为0.8v，通道总数量为17(16个交织通道和1个用于实现随机化的冗余通道)的时间交织sar adc，采用上述基于时间交织adc的通道随机化电路。
81.根据上述指标确定采样主时钟为4ghz，多相时钟产生电路输出的多项时钟数目为16个，分频出来的单通道多相时钟速度为250mhz，数字电路主时钟为800mhz。伪随机数产生电路中lfsr的位数为42位，其抽头为[41,20,1]。通道选择器分别输出17个位数为16的通道时钟接收控制信号和16个位数为5的通道数据接收控制信号，延时控制字的数量为5，调整控制字和电容的大小保证延时大小至少为1.25ns，通道量化完成信号的位数为17，通道输出数据为17个位数为15的数据，重分配后的通道量化完成信号数量为16个，重分配后的通道输出数据为16个位数为15的数据。最后输出信号的数据为16个位数为15的数据。由于有17个通道，通道数据接收控制信号的位数为5，用这5位二进制码的低4位1111～0000来表示
通道16～通道1，用最高位来表示通道17和非通道17，因此在通道选址译码电路中对于低4位采用4-16译码器将其转换成16位的温度计码，同时通过最高位是否为1来直接判断是否是通道17，如果是17，则第17位的温度计码为1，反之为0，两者组合完成译码，将5位的二进制码转换成17位温度计码。
[0082]
完成电路搭建后，在各个单通道adc中的比较器中加入范围在-500uv～+500uv内的随机失调值，以模拟非理想因素导致的失配。未开启随机化和开启随机化的频谱仿真结果分别如图12和图13所示。从这两个频谱结果可以看出，开启随机化后，原有时间交织adc性能的性能没有受到影响(enob基本一致)，时间交织adc的sfdr无杂散动态范围(spurious-freedynamicrange，sfdr)提高了近10个db，充分说明了本技术实现了通道随机化，提升了时间交织adc的性能。
[0083]
在一实施例中，本发明还提供了一种基于时间交织adc的通道随机化方法，用于执行前述电路实施例中所述的基于时间交织adc的通道随机化电路。由于方法实施例的技术原理与前述电路实施例的技术原理相似，因而不再对同样的技术细节做重复性赘述。
[0084]
在一实施例中，基于时间交织adc的通道随机化方法，包括：根据主时钟和生成的随机数输出m个时钟接收控制信号和经过编码后的n个数据接收控制信号；其中，m和n为正整数，且m大于n；根据采样主时钟生成n个多相时钟，并根据所述时钟接收控制信号对所述多相时钟进行重分配，输出m个重分配时钟信号；根据所述重分配时钟信号输出m个输出数据以及对应数量的通道量化完成信号；设置所述数据接收控制信号延时大小，根据延时后的数据接收控制信号和所述通道量化完成信号控制所述输出数据按照时间顺序依次排列输出。
[0085]
综上所述，本发明一种基于时间交织adc的通道随机化电路和方法，在实现通道随机化的同时，不影响原有时间交织adc的性能，并通过随机化手段提高在失配情况下时间交织adc的sfdr。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
[0086]
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。