存储器及其形成方法与流程

本公开涉及半导体制造，尤其涉及一种存储器及其形成方法。

背景技术：

1、动态随机存储器(dynamic random access memory，dram)是计算机等电子设备中常用的半导体装置，其由多个存储单元构成，每个存储单元通常包括晶体管和电容器。所述晶体管的栅极与字线电连接、源极与位线电连接、漏极与电容器电连接，字线上的字线电压能够控制晶体管的开启和关闭，从而通过位线能够读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。

2、随着dram等存储器的尺寸不断缩小，存储器中的栅极结构已发展至占用面积更小的环形栅极结构(gate all around gaa)，存储器也从二维结构向三维结构发展。但是，在三维存储器中，相邻栅极层之间的厚度均匀性较差，且由于制备工艺的限制等原因，用于隔离相邻栅极层的阻挡层的材料选择性相对较少，例如所述阻挡层的材料一般均为氧化硅，从而降低了存储器的性能，且不利于存储器制造工艺的简化、以及存储器制造成本的降低。

3、因此，如何减小存储器中不同栅极层之间的厚度差异，提高阻挡层材料选择的灵活性，并提高相邻栅极层之间的隔离效果，降低相邻栅极层之间的电容耦合效应，从而改善存储器的性能，是当前亟待解决的技术问题。

技术实现思路

1、本公开一些实施例提供的存储器及其形成方法，用于解决存储器中不同栅极层的厚度差异较大的问题，以提高存储器中多个栅极层厚度的均匀性，并提高相邻栅极层之间阻挡层材料选择的灵活性，提高相邻栅极层之间的隔离效果，降低相邻栅极层之间的电容耦合效应，从而改善存储器的性能，降低存储器的制造成本。

2、根据一些实施例，本公开提供了一种存储器的形成方法，包括如下步骤：

3、形成衬底、以及位于所述衬底上的半导体层；

4、图案化所述半导体层，形成多个第一隔离结构，残留于相邻两个所述第一隔离结构之间的部分所述半导体层形成沟道区，所述第一隔离结构包括沿垂直于所述衬底的顶面的方向均贯穿所述半导体层的第一通孔和第二通孔、以及由残留于所述第一通孔和所述第二通孔之间的所述半导体层形成的第一隔离柱；

5、形成填充满所述第一通孔和所述第二通孔的第一填充层；

6、去除所述第一隔离柱，形成位于所述第一填充层中的第三通孔；

7、形成填充满所述第三通孔的阻挡层；

8、去除所述第一填充层，暴露所述沟道区；

9、形成覆盖于所述沟道区表面的栅极层。

10、在一些实施例中，形成衬底、以及位于所述衬底上的半导体层的具体步骤包括：

11、提供衬底；

12、沿垂直于所述衬底的顶面的方向交替沉积第一子半导体层和第二子半导体层于所述衬底的顶面，形成所述半导体层。

13、在一些实施例中，图案化所述半导体层的具体步骤包括：

14、刻蚀所述半导体层，形成沿第一方向延伸其彼此平行的多个所述第一隔离结构，每个所述第一隔离结构包括所述第一隔离柱、以及沿第二方向分布于所述第一隔离柱相对两侧的所述第一通孔和所述第二通孔，残留于相邻两个所述第一隔离结构之间的所述第一子半导体层形成沟道区，所述第一方向为平行于所述衬底的顶面的方向，所述第二方向为平行于所述衬底的顶面、且与所述第一方向相交的方向。

15、在一些实施例中，在沿所述第二方向上，所述第一通孔的宽度与所述第二通孔的宽度相等。

16、在一些实施例中，所述半导体层包括第一区域、以及沿所述第一方向分布于所述第一区域外部的第二区域；刻蚀所述半导体层的具体步骤包括：

17、刻蚀所述半导体层的所述第一区域和所述第二区域，于所述第一区域形成多个所述第一隔离结构和多个所述沟道区，并同时于所述第二区域形成多个第二隔离结构，残留于相邻两个所述第二隔离结构之间的所述半导体层形成虚拟沟道区，所述第二隔离结构包括沿垂直于所述衬底的顶面的方向均贯穿所述半导体层的第四通孔和第五通孔、以及由残留于所述第四通孔和所述第五通孔之间的所述半导体层形成的第二隔离柱。

18、在一些实施例中，在沿所述第二方向上，所述第一隔离柱的宽度小于所述沟道区的宽度。

19、在一些实施例中，形成位于所述第一填充层中的第三通孔的具体步骤包括：

20、刻蚀位于所述半导体层的所述第一区域的顶面的所述第一填充层，形成暴露所述第一隔离柱的第一开口；

21、沿所述第一开口去除所述第一隔离柱，于所述第一区域形成所述第三通孔。

22、在一些实施例中，在沿所述第二方向上，所述第一开口的宽度大于或者等于所述第一隔离柱的宽度。

23、在一些实施例中，形成填充满所述第三通孔的阻挡层的具体步骤包括：

24、沿所述第一开口沉积绝缘材料于所述第三通孔，于所述第一区域形成阻挡层。

25、在一些实施例中，暴露所述沟道区之前，还包括如下步骤：

26、于所述半导体层的所述第二区域中形成支撑层。

27、在一些实施例中，于所述半导体层的所述第二区域中形成支撑层的具体步骤包括：

28、形成填充满所述第四通孔和所述第五通孔、并覆盖所述半导体层的所述第二区域的顶面的第二填充层；

29、去除所述第二隔离柱，于所述第二填充层中形成第六通孔；

30、于所述第六通孔内形成第一牺牲层；

31、去除所述第四通孔内和所述第五通孔内的所述第二填充层，暴露所述第四通孔和所述第五通孔；

32、沿所述第四通孔和所述第五通孔去除位于所述第二区域的部分所述第二子半导体层，形成位于相邻的所述第一子半导体层之间的第一空隙区域；

33、填充介质材料于所述第四通孔、所述第五通孔和所述第一空隙区域，形成支撑层。

34、在一些实施例中，暴露所述沟道区的具体步骤包括：

35、去除位于所述第一通孔内和所述第二通孔内的所述第一填充层，暴露所述第一通孔和所述第二通孔；

36、沿所述第一通孔和所述第二通孔去除位于所述第一区域的所述第二子半导体层，形成位于相邻两层所述第一子半导体层之间的第二空隙区域；

37、形成填充满所述第一通孔、所述第二通孔和所述第二空隙区域的第二牺牲层；

38、去除所述第二牺牲层，暴露所述沟道区、所述第一通孔、所述第二通孔和所述第二空隙区域。

39、在一些实施例中，形成覆盖于所述沟道区表面的栅极层的具体步骤包括：

40、形成填充所述第一通孔、所述第二通孔和所述第二空隙区域的所述栅极层。

41、在一些实施例中，形成填充所述第一通孔、所述第二通孔和所述第二空隙区域的所述栅极层的具体步骤包括：

42、形成覆盖于所述沟道区表面的栅介质层；

43、形成填充所述第一通孔、所述第二通孔和所述第二空隙区域、并覆盖所述栅介质层表面的所述栅极层。

44、在一些实施例中，所述第一子半导体层的材料为硅；形成覆盖于所述沟道区表面的栅介质层的具体步骤包括：

45、原位氧化所述沟道区的表面，形成所述栅介质层。

46、在一些实施例中，形成填充满所述第三通孔的阻挡层的步骤具体包括：

47、形成填充满所述第三通孔的第一子阻挡层；

48、刻蚀所述第一子阻挡层，形成沿垂直于所述衬底的顶面的方向延伸的刻蚀孔；

49、于所述刻蚀孔内形成第二子阻挡层。

50、在一些实施例中，所述第二子阻挡层的材料为氮化物材料，所述第一子阻挡层的材料为氧化物材料。

51、在一些实施例中，所述第二子阻挡层位于所述第一子阻挡层内。

52、根据另一些实施例，本公开还提供了一种存储器，包括：

53、衬底；

54、多个沟道区组，所述沟道区组位于所述衬底上方，在沿平行于所述衬底的顶面的方向上，多个所述沟道区组平行排布，每个所述沟道区组包括沿垂直于所述衬底的顶面方向平行排布的多个沟道区；

55、多个阻挡层，所述阻挡层位于所述衬底上方、且位于相邻的两个所述沟道区组之间；

56、多个栅极层，所述栅极层位于所述衬底上方，每个所述栅极层至少位于一个所述阻挡层和一个所述沟道区组之间、且覆盖一个所述沟道区组中的所有所述沟道区的表面，位于一个所述阻挡层相对两侧的所述栅极层的厚度相等。

57、在一些实施例中，所述阻挡层为单层结构；或者，

58、所述阻挡层为多层结构。

59、在一些实施例中，所述阻挡层包括：

60、第一子阻挡层，沿垂直于所述衬底的顶面的方向延伸，且覆盖所述栅极层的表面；

61、第二子阻挡层，沿垂直于所述衬底的顶面的方向延伸，且夹设于所述第一子阻挡层内部。

62、在一些实施例中，所述第一子阻挡层的材料为氧化物材料，所述第二子阻挡层的材料为氮化物材料。

63、在一些实施例中，所述栅极层包括：

64、第一部分，沿垂直于所述衬底的顶面的方向延伸，且连续覆盖同一个所述沟道区组中所有所述沟道区的侧壁，位于一个所述阻挡层相对两侧的两个所述栅极层的所述第一部分的厚度相等；

65、第二部分，连接所述第一部分，且位于同一所述沟道区组内相邻的两个所述沟道区之间。

66、在一些实施例中，还包括：

67、栅介质层，覆盖于所述沟道区表面，所述栅极层覆盖于所述栅介质表面。

68、在一些实施例中，还包括：

69、源极区和漏极区，分布于所述沟道区的相对两侧；

70、电容器，连接所述漏极区；

71、位线，连接所述源极区。

72、本公开一些实施例提供的存储器及其形成方法，通过在刻蚀半导体层形成有源柱的同时，形成位于相邻所述有源柱之间的第一隔离结构，且所述第一隔离结构包括第一通孔、第二通孔和位于所述第一通孔和所述第二通孔之间的第一隔离柱，之后在形成栅极层之前，通过自对准曝光刻蚀所述第一隔离结构来形成阻挡层，从而扩大了阻挡层的材料选择范围，简化了存储器的制造工艺，并有助于提高相邻栅极层之间的隔离效果，降低相邻栅极层之间的电容耦合效应。而且，本公开一些实施例在刻蚀形成有源柱时同时形成包括第一隔离柱的第一隔离结构，后续通过自对准工艺来形成阻挡层，避免了光刻对准产生的误差，从而减小了相邻栅极层之间的厚度差异，提高了所述存储器内部多个所述栅极层之间的厚度均匀性。