一种失锁检测电路和失锁检测方法与流程

1.本发明一般地涉及电路设计技术领域。更具体地，本发明涉及一种失锁检测电路和失锁检测方法。


背景技术：

2.本部分旨在为权利要求书中陈述的本发明的实施方式提供背景或上下文。此处的描述可包括可以探究的概念，但不一定是之前已经想到或者已经探究的概念。因此，除非在此指出，否则在本部分中描述的内容对于本技术的说明书和权利要求书而言不是现有技术，并且并不因为包括在本部分中就承认是现有技术。
3.随着互联网的发展所带来的内容的快速增长，对数据的传输和存储的要求也越来越高。更高速的数据在介质当中传输不可避免的受到各种干扰和噪声的影响，使得数据质量越来越差，误码率越来越高，甚至于数据被完全破坏而无法正确接收。基于此，通常需要在数据传输通路中插入时钟数据恢复电路以帮助挽救和恢复数据，完成长距离的传输。时钟数据恢复电路可以帮助挽救数据防止其恶化到无法恢复的程度，提高数据的质量。
4.时钟数据恢复电路（“clock and data recovery circuit”，cdr）是数据传输中的一个关键模块，为了获取正确的采样数据，需要失锁检测电路来检测当前的电路状态是否正常，即输入信号和时钟信号是否正常锁定。如果已经失去锁定，则采样到的数据就无法保证正确性，造成大量的数据错误和速率错误。此时需要失锁检测电路发出一个标志位来告知电路的失锁状态，同时输出最好经多路选择器（mux）切换到旁路状态，不经过采样直接发送原始数据，从而保证数据的有效性。
5.目前，大量的研究和论文当中提出了一些失锁检测的方法，以实现对失锁状态的有效监测，但是这些电路往往适用于特定的场合或特定的条件。下面将说明两种典型的实现失锁检测的方案。例如，现有的技术方案一的原理是电路分别对原始数据和采样后的数据计数，通过counter（计数器）统计一定时间内的上升沿数量，然后比较两个计数器输出的值。在锁定的情况下，数据能被正确地采样到则两个计数器的值应该差别不大。如果在失锁的情况下，采样的数据无法保证正确则两个计数器的值就会出现明显的差异，以此来获取失锁状态的信息。
6.现有的技术方案一存在如下的缺点，首先，原始数据的信号质量如果很差，则某些边沿可能不会被正确识别，则在此情况下无法准确统计上升沿数量。其次，如果失锁的状态是数据速率变慢或者时钟速度变快，那么在这种情况下虽然无法保证数据相位的对齐和数据位长度的一致性，但是每一次数据的变化都能被记录，这样计数器对失锁状态的指示性就不够明确，从而导致无法实现准确的失锁检测。
7.现有的技术方案二的原理是，时钟数据恢复电路在锁定的状态下，主时钟边沿和数据边沿相位对齐，这样如果有两个相对于主时钟的相位领先时钟和相位落后时钟，他们的边沿必然分布在数据边沿的前后，这样在数据边沿他们的采样结果的同或必然是高电平，此时用主时钟采样这个高电平可以保证后面的计数器持续累加。这样一段时间内计数
器累加值将达到某个阈值，代表处于锁定状态。如果失锁，则在数据边沿他们的采样结果的同或必然是低电平，此时用主时钟采样这个低电平则会复位计数器，使其累加值无法达到一定阈值，则此状态代表了失锁状态，由此实现对是否发生失锁状态的监测。
8.现有的技术方案二在执行时，首先需要产生额外的时钟相位，而且这个额外时钟的相位差需要调节，这就造成了电路实现的难度。其次，中间需要产生很短的脉冲且相位要对齐主时钟，这个要求实现比较困难。最后，数据边沿和时钟边沿的抖动都会对实时的边沿相位对齐产生影响，较大的抖动进而会对同或的结果产生错误的脉冲，影响计数器的数量，造成失锁的误判断。由此可见，现有技术对信号的锁定状态的检测的方式存在方式复杂且不准确的问题，无法满足实际需求。


技术实现要素：

9.为解决至少解决上述背景技术部分所描述的一个或多个技术问题，本发明提出一种失锁状态检测方案。利用本发明的方案，通过设计模拟检测电路和逻辑判别电路实现对输入信号失锁状态的监测，有效提升了失锁状态检测的准确性，同时简化了电路结构设计并降低了算法复杂度，从而有效提升了电路的易用性。为此，本发明在如下的多个方面中提供方案。
10.在第一方面中，本发明提供了一种失锁检测电路，包括：模拟检测电路，用于在同一采样时钟信号的不同相位、具有不同大小的采样阈值的多个采样点处，对输入信号进行采样，以获得多个采样结果；以及逻辑判别电路，其接收所述多个采样结果，并根据所述多个采样结果之间的逻辑关系，判断所述采样时钟信号与所述输入信号是否处于失锁状态。
11.在一个实施例中，所述模拟检测电路包括：时钟延迟电路，包括多级时钟延迟缓冲器，用于对所述采样时钟信号进行一级或多级延迟以生成多个不同相位的采样时钟信号；数据采样电路，包括多个采样器，每个采样器用于在对应的一个采样点处对所述输入信号进行采样以得到对应的数据采样信号，其中每个采样器通过接收所述不同相位的采样时钟信号中的一个采样时钟信号和/或所述不同大小的采样阈值中的一个采样阈值来配置对应的采样点。
12.在一个实施例中，所述多个不同相位的采样时钟信号包括以下一项或多项：与输入信号中心相位对齐的第一采样时钟信号、一个或多个比输入信号中心相位超前的第二采样时钟信号以及一个或多个比输入信号中心相位延迟的第三采样时钟信号；并且所述多个采样器中包括多个成对的采样器，每对采样器的采样点配置有相应的采样时钟信号和/或采样阈值，以使得每对采样器的采样点相对于所述输入信号的水平轴或垂直轴对称。
13.在一个实施例中，所述采样器包括：一对第一采样器，其配置成分别在第二采样时钟信号和第三采样时钟信号下，对所述输入信号进行采样，以得到对应的数据采样信号；一对第二采样器，其配置成在第一采样时钟信号下，分别根据第一采样阈值和第二采样阈值对所述输入信号进行采样，以得到对应的数据采样信号，其中第一采样阈值和第二采样阈值相对于所述输入信号的水平轴对称。
14.在一个实施例中，所述模拟检测电路还包括计数电路，所述计数电路与所述数据采样电路连接，并且配置成对所述数据采样信号分别进行计数以得到预定时间内高电平信号或低电平信号的计数值，作为所述采样结果。
15.在一个实施例中，所述逻辑判别电路进一步用于：根据所述多个采样结果之间的逻辑关系，判断所述多个采样点构成的检测区域是否落入所述输入信号的眼图的中心；以及响应于所述检测区域偏离所述输入信号的眼图的中心，输出指示处于失锁状态的信号。
16.在一个实施例中，所述逻辑判别电路进一步用于：将对应所述成对的采样器的采样结果两两进行比较；响应于任一比较结果超过预定偏差，确定处于失锁状态。
17.在第二方面中，本发明还提供了一种失锁检测方法，包括：在同一采样时钟信号的不同相位、具有不同大小的采样阈值的多个采样点处，对输入信号进行采样，以获得多个采样结果；以及接收所述多个采样结果，并根据所述多个采样结果之间的逻辑关系，判断所述采样时钟信号与所述输入信号是否处于失锁状态。
18.在一个实施例中，所述在同一采样时钟信号的不同相位、具有不同大小的采样阈值的多个采样点处，对输入信号进行采样，以获得多个采样结果包括：对所述采样时钟信号进行一级或多级延迟以生成多个不同相位的采样时钟信号；以及在对应的一个采样点处对所述输入信号进行采样以得到对应的数据采样信号，其中每个采样点通过所述不同相位的采样时钟信号中的一个采样时钟信号和/或所述不同大小的采样阈值中的一个采样阈值来配置。
19.在一个实施例中，所述多个不同相位的采样时钟信号包括以下一项或多项：与输入信号中心相位对齐的第一采样时钟信号、一个或多个比输入信号中心相位超前的第二采样时钟信号以及一个或多个比输入信号中心相位延迟的第三采样时钟信号；并且所述多个采样点包括多个成对的采样点，每对采样点相对于所述输入信号的水平轴或垂直轴对称。
20.在一个实施例中，所述在对应的一个采样点处对所述输入信号进行采样以得到对应的数据采样信号包括：分别在第二采样时钟信号和第三采样时钟信号下，对所述输入信号进行采样，以得到对应的数据采样信号；以及在第一采样时钟信号下，分别根据第一采样阈值和第二采样阈值对所述输入信号进行采样，以得到对应的数据采样信号，其中第一采样阈值和第二采样阈值相对于所述输入信号的水平轴对称。
21.在一个实施例中，所述方法还包括：对所述数据采样信号分别进行计数以得到预定时间内高电平信号或低电平信号的计数值，作为所述采样结果。
22.在一个实施例中，其中根据所述多个采样结果之间的逻辑关系，判断所述采样时钟信号与所述输入信号是否处于失锁状态包括：根据所述多个采样结果之间的逻辑关系，判断所述多个采样点构成的检测区域是否落入所述输入信号的眼图的中心；以及响应于所述检测区域偏离所述输入信号的眼图的中心，输出指示处于失锁状态的信号。
23.在一个实施例中，其中根据所述多个采样结果之间的逻辑关系，判断所述采样时钟信号与所述输入信号是否处于失锁状态包括：将对应所述成对的采样点的采样结果两两进行比较；响应于任一比较结果超过预定偏差，确定处于失锁状态。
24.利用本发明所提供的方案，可以通过模拟检测电路实现不同相位、具有不同大小的采样阈值的多个采样点处对输入信号的采样，并利用逻辑判别电路根据采样结果之间的逻辑关系判别是否处于失锁状态。整个失锁检测电路实现了可调的信号检测区域，保证了检测方式的灵活性。而且直接根据采样结果对失锁状态进行判定，不需要产生任何的短脉冲和满足相位对齐的要求，有效提升了电路的可靠性和易用性。逻辑判别电路只需要工作在很低的速度下，执行简单的逻辑判断操作即可，极大简化了其设计和实现的难度。
附图说明
25.通过参考附图阅读下文的详细描述，本发明示例性实施方式的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例性而非限制性的方式示出了本发明的若干实施方式，并且相同或对应的标号表示相同或对应的部分，其中：图1是示意性示出其中应用本发明的实施例的一种典型的时钟数据恢复电路的示意图；图2是示意性示出根据本发明的实施例的失锁检测电路的示意图；图3是示出根据本发明另一个实施例的失锁检测电路的原理图；图4是示意性示出了根据本发明的实施例的锁定状态下采样点和输入信号眼图的示意图；图5是示意性示出根据本发明的实施例的失锁状态下采样点和输入信号关系的对比图；图6是示意性示出根据本发明的实施例的失锁检测方法的示意图。
具体实施方式
26.下面将结合本发明实施方式中的附图，对本发明实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式是本发明一部分实施方式，而不是全部的实施方式。基于本发明中的实施方式，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施方式，都属于本发明保护的范围。
27.应当理解，本发明的权利要求、说明书及附图中的术语“第一”、“第二”、“第三”和“第四”等是用于区别不同对象，而不是用于描述特定顺序。本发明的说明书和权利要求书中使用的术语“包括”和“包含”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。
28.还应当理解，在此本发明说明书中所使用的术语仅仅是出于描述特定实施方式的目的，而并不意在限定本发明。如在本发明说明书和权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。还应当进一步理解，在本发明说明书和权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
29.如在本说明书和权利要求书中所使用的那样，术语“如果”可以依据上下文被解释为“当... 时”或“一旦”或“响应于确定”或“响应于检测到”。类似地，短语“如果确定”或“如果检测到[所描述条件或事件]”可以依据上下文被解释为意指“一旦确定”或“响应于确定”或“一旦检测到[所描述条件或事件]”或“响应于检测到[所描述条件或事件]”。
[0030]
下面结合附图来详细描述本发明的具体实施方式。
[0031]
图1是示意性示出其中应用本发明的实施例的一种典型的时钟数据恢复电路100的示意图。需要说明的是，时钟数据恢复电路100可以理解为本发明中的失锁检测电路的一种示例性应用场景，并不对本发明中的失锁检测电路进行限制。
[0032]
如图1所示，该时钟恢复电路100可以包括相位和频率检测器101（即图1中的pfd）、电压电流转换器102（即图1中的v2i）、环路滤波器103（即图1中的loop filter）、压控振荡器104（即图1中的vco）、失锁检测电路105（即图1中的lold）以及多路选择器106（即图1中的
mux）。时钟恢复电路100用于在带有抖动的随机信号中恢复时钟，同时利用恢复的时钟采样输入信号得到高质量的恢复信号。为了正确的采样到输入数据，需要保持恢复的采样时钟和输入数据的相位锁定关系，防止在各种外部因素影响下出现失锁的情况。一旦出现失锁数据就会出现采样错误和传输错误，必须及时的检测到失锁状况的发生，如此一来或者切换到旁路通道或者通知上层重新锁定。
[0033]
具体地，在应用时钟恢复电路100时，输入信号（随机信号）dip/din和来自压控振荡器104的时钟信号ckp/n通过相位和频率检测器（pfd）101获得相位误差电压信号up/dn，并通过电压电流转换器（v2i）102转化为电流信号v2iout，然后经过环路滤波器（loop filter）103生成对压控振荡器104的控制信号vco_vctl，最终调节压控振荡器104输出时钟频率，形成时钟恢复电路的闭合环路，使得整个时钟恢复电路100完成相位锁定并正常进行信号采样。采样后的高质量数据通过dop/don输出给多路选择器（mux），多路选择器106受失锁状态标志位lol_flag的控制，或者选择原始信号dip/din或者选择锁定采样后的信号dop/don输出给后续其他电路。其中多路选择器106的主要功能是失锁状态产生后快速切换到原始数据通路。为了防止失锁状态发生后长时间发送非正常速率的高速信号，对后续电路的正常工作产生影响。当失锁状态产生后，此时时钟恢复电路采样的数据已经不是正常数据，采样后的数据信号不单纯是每个数据位有可能错误而且数据的速率也异常，所以这里需要失锁检测电路（lold）105快速检测到失锁状态，指示给多路选择器106快速切换数据通道。
[0034]
本发明中主要阐述的是如图1中所示出的失锁检测电路105，其可以接收来自压控振荡器的时钟信号ckp/n、采样阈值vrefh_p/n、vrefl_p/n和输入信号，生成失锁状态信号（标志位）lol_flag。其中所产生的对应相位的时钟信号还发送给时钟恢复电路中的相位和频率检测器，以实现锁定状态下与输入数据中心的相位对齐和采样。
[0035]
图2是示意性示出根据本发明的实施例的失锁检测电路105的示意图。需要说明的是，失锁检测电路105可应用于有信号失锁检测需求的电路，例如时钟数据恢复电路。该时钟数据恢复电路是保证高速数据传输中的一个关键模块，为了能正常的锁定和采样数据，需要能找到对应于数据速率的时钟频率，然后再调整相位使时钟采样边沿对齐数据中间（例如输入数据眼图的中间位置）。这一过程中可以采用失锁检测电路105来检测时钟信号和输入信号的锁定状态。
[0036]
如图2所示，失锁检测电路105可以包括模拟检测电路201和逻辑判别电路202。其中模拟检测电路201可以配置成在同一采样时钟信号的不同相位、具有不同大小的采样阈值的多个采样点处，对输入信号进行采样，以获得多个采样结果。在一些实施例中，模拟检测电路201可以接收来自压控振荡器的采样时钟信号，然后将该采样时钟信号转换成不同相位的时钟信号。接着根据不同大小的采样阈值和不同相位的时钟信号进行组合得到多个采样点，依据该多个采样点对输入信号进行采样，以便于利用该采样结果进行失锁检测。通过多个采样时钟信号的相位、采样阈值设置可以实现全面的输入信号采样，并且该电路设置简单且易于实现。
[0037]
逻辑判别电路202可以与失锁检测电路连接，以接收来自模拟检测电路的多个采样结果，并根据多个采样结果之间的逻辑关系，判断采样时钟信号与所述输入信号是否处于失锁状态。由此，可以通过简单的逻辑判别过程实现对失锁状态的检测，整个过程没有过
多的局限性，可以有效提升整个的电路的灵活性，同时能够实现高效、快速地信号检测处理，从而提高了电路的易用性。
[0038]
图3是示出根据本发明另一个实施例的失锁检测电路300的原理图。需要说明的是，失锁检测电路300可以理解为是图1中失锁检测电路105的一种可能的示例性实现。因此，前文结合图1中的相关描述同样也适用于下文。
[0039]
如图3所示，失锁检测电路300可以包括模拟检测电路201和逻辑判别电路202。具体地，模拟检测电路201可以包括时钟延迟电路和数据采样电路。时钟延迟电路包括多级时钟延迟缓冲器301（即图3中的delay_buf），以对采样时钟信号进行一级或多级延迟以生成多个不同相位的采样时钟信号。在一些实施例中，该时钟延迟电路可以包括至少三级时钟延迟缓冲器301，以产生三种不同相位的时钟信号。具体地，多个不同相位的采样时钟信号可以包括以下一项或多项：与输入信号中心相位对齐的第一采样时钟信号（如图3中的ckp/n_ph1）、一个或多个比输入信号中心相位超前的第二采样时钟信号（如图3中的ckp/n_ph0）以及一个或多个比输入信号中心相位延迟的第三采样时钟信号（如图3中的ckp/n_ph2）。
[0040]
数据采样电路可以包括多个采样器302，每个采样器用于在对应的一个采样点处对输入信号进行采样以得到对应的数据采样信号，其中每个采样器通过接收不同相位的采样时钟信号中的一个采样时钟信号和/或不同大小的采样阈值中的一个采样阈值来配置对应的采样点。由此，时钟延迟电路和数据采样电路配合产生不同的采样点配置，以对输入信号进行采样。
[0041]
在一些实施例中，多个采样器中可以包括多个成对的采样器，每对采样器的采样点配置有相应的采样时钟信号和/或采样阈值，以使得每对采样器的采样点相对于所述输入信号的水平轴或垂直轴对称。具体地，采样器可以包括一对第一采样器（如图3中所示出的采样器302-1和采样器302-2）和一对第二采样器（如图3中所示出的采样器302-3和采样器302-4）。其中第一采样器可以是不带阈值的采样器，也可以理解为阈值为负无穷的采样器。第二采样器可以为带阈值的采样器，即包含一定大小的阈值的采样器。将一对第一采样器配置成分别在第二采样时钟信号（ckp/n_ph0）和第三采样时钟信号（ckp/n_ph2）下，对输入信号（dip/din）进行采样，以得到对应的数据采样信号（如图3中所示出的采样器302-1输出的采样信号d0和采样器302-2输出的采样信号d2）。将一对第二采样器配置成在第一采样时钟信号（ckp/n_ph1）下，分别根据第一采样阈值（vrefh_p/n）和第二采样阈值（vrefl_p/n）对输入信号（dip/din）进行采样，以得到对应的数据采样信号（如图3中所示出的采样器302-3输出的d1h和采样器302-4输出的d1l），其中第一采样阈值和第二采样阈值相对于输入信号的水平轴对称。
[0042]
进一步地，模拟检测电路201还可以包括计数电路（如图3中所示出的counter）。在一些实施例中，该计数电路可以与数据采样电路连接，并且配置成对数据采样信号分别进行计数以得到预定时间内高电平信号或低电平信号的计数值，作为采样结果。如图3中示出的对采样结果d0至d2进行计数得到对应的计数值cnt0至cnt2。基于此，逻辑判别电路202就可以根据模拟检测电路201输出的计数值进行失锁判定，从而有效降低了失锁检测过程的复杂度。
[0043]
在一些实施例中，该逻辑判别电路可以通过判定多个采样点构成的检测区域与输入信号的眼图的关系以实现失锁检测。具体地，可以根据多个采样结果之间的逻辑关系，判
断多个采样点构成的检测区域是否落入所述输入信号的眼图的中心。若检测到该检测区域偏离输入信号的眼图的中心，输出指示处于失锁状态的信号。
[0044]
在一个应用场景中，当判断多个采样点构成的检测区域是否落入所述输入信号的眼图的中心时，可以将对应所述成对的采样器的采样结果两两进行比较，若任一比较结果超过预定偏差，确定处于失锁状态，即检测区域未处于输入信号的眼图的中心。例如可以将一对第一采样器采样得到的采样信号d0（或计数值cnt0）与采样信号d2（或计数值cnt2）进行比较，将一对第二采样器采样得到的采样信号d1h（或计数值cnt1h）与采样信号d1l（或计数值cnt1l）进行比较，若任意比较结果超过预定偏差，则确定当前处于失锁状态。
[0045]
图4是示意性示出了根据本发明的实施例的锁定状态下采样点和输入信号眼图的示意图。图5是示意性示出根据本发明的实施例的失锁状态下采样点和输入信号关系的对比图。
[0046]
首先，压控振荡器的输出时钟ckp/n通过时钟延迟缓冲器生成三个相位的时钟信号，前后分别为第二采样时钟信号ckp/n_ph0、第一采样时钟信号ckp/n_ph1和第三采样时钟信号ckp/n_ph2，其中第一采样时钟信号ckp/n_ph1信号还发送给时钟恢复电路中的相位和频率检测器，用于与数据中心（输入信号）的相位对齐和采样。时钟延迟缓冲器可以是可调节的延迟单元也可以是固定延迟的单元。
[0047]
这三个相位的时钟信号中，在第二采样时钟信号ckp/n_ph0和第三采样时钟信号ckp/n_ph2下，将输入数据信号dip/din输入给两个采样器，得到对应的两个数据采样结果d0和d2，这两个采样结果随着输入数据信号的变化在不断的上下翻转。
[0048]
其中第一采样时钟信号ckp/n_ph1结合输入数据信号dip/din输入给两个带阈值的采样器（一对第二采样器），得到两个数据采样结果d1h和d1l，这两个采样结果随着输入数据信号的变化在不断的上下翻转。
[0049]
这4个生成的数据采样结果d0、d1h、d1l和d2分别发送给4个计数器（counter），计数器负责在一定的规定时间内对这四个输入的数据进行计数，生成4个计数结果cnt0、cnt1h、cnt1l和cnt2。
[0050]
接着，将这4个计数结果cnt0、cnt1h、cnt1l和cnt2发送给后续的逻辑判别电路（logic），用于比较相互之间的计数器的结果，然后根据阈值条件（例如预定偏差）做出判断，生成失锁状态标志位（lol_flag）。最后，将失锁状态标志位（lol_flag）输出给上层控制软件和多路选择器（mux），用于在失锁后选择发送的数据通道。
[0051]
如图4所示，在锁定状态下，失锁检测器（lold）中的4个采样器的采样位置与输入数据的关系。根据时钟恢复电路的原理可以知道，时钟恢复电路锁定后第一采样时钟信号ckp/n_ph1对齐输入信号的眼图的中心，则第二采样时钟信号ckp/n_ph0和第三采样时钟信号ckp/n_ph2对应的采样位置分别在x轴上对齐眼图中心前后各一段延时时间的距离，也就是图4中的b位置和d位置。同时一对第二采样器（slicer with vth）使用ckp/n_ph1采样，在x轴上来看是眼图的中心，但是因为第一采样阈值vrefh和第二采样阈值vrefl引入的正负阈值的存在，实际的采样位置分别在y轴上产生上下偏移，也就是图4中的a位置和c位置。前述采样阈值的数值范围例如可以设置为50mv~500mv。
[0052]
在正常的锁定情况下，图4中的a、b、c和d四个采样位置组成的菱形检测区域都存在于眼图的中心，这样每一次采样相对应的4个采样器的采样结果d0、d1h、d1l和d2一致，也
即4个计数器的结果cnt0、cnt1h、cnt1l和cnt2也是相等的。逻辑判别电路会分别比较cnt0和cnt2，以及cnt1h和cnt1l，通过判断比较结果相等或者超出预定偏差来判定失锁状态。以采样次数为4096次为例，所设置的预定偏差可以设置为几十次，例如50次。若判断没有保持锁定，保持失锁状态标志位（lol_flag）为低。
[0053]
在失去锁定情况下，输入数据的眼图和采样时钟ckp/n_ph0，ckp/n_ph1，ckp/n_ph2的相对相位关系不确定，也就是图4中由4个采样位置a、b、c和d组成的菱形检测区域不能保持在眼图的中间，可能发生在输入数据眼图的边沿或者任何位置。
[0054]
如图5中所示，该菱形区域为通过采样点a、b、c和d组成的检测区域，并示出了失去锁定后，输入数据下降沿和上升沿与该菱形区域的位置关系可能出现的几种情况：第一个例子中，输入信号（曲线501）的下降沿从ab进入，至bc穿出菱形检测区域，从采样点b和d的采样结果d0和d2来看分别对应高、低电平，这两个结果出现了差异。从采样点a和c的采样结果d1h和d1l来看都对应低电平，这两个结果保持一致。
[0055]
第二个例子中，输入信号（曲线502）的下降沿从ab进入，至cd穿出菱形检测区域，从采样点b和d的采样结果d0和d2来看分别对应高，低电平，这两个结果出现了差异。从采样点a和c的采样结果d1h和d1l来看分别对应低、高电平，这两个结果出现了差异。
[0056]
第三个例子中，输入信号（曲线503）的下降沿从ab进入，至ad穿出菱形检测区域，从采样点b和d的采样结果d0和d2来看都对应高电平，这两个结果保持一致。从采样点a和c的采样结果d1h和d1l来看分别对应低、高电平，这两个结果出现了差异。
[0057]
以上三种下降沿情况下，对比采样结果d0和d2或者d1h和d1l也都能看到采样结果的差异，可以判定出现了失锁情况。
[0058]
进一步如图5中的右边部分还示出了输入信号上升沿可能出现的情况：第1个例子中，输入信号（曲线504）下降沿从bc进入，至ab穿出菱形检测区域，从采样点b和d的采样结果d0和d2来看分别对应低、高电平，这两个结果出现了差异。从采样点a和c的采样结果d1h和d1l来看都对应高电平，这两个结果保持一致。
[0059]
第2个例子中，输入信号（曲线505）下降沿从bc进入，至ad穿出菱形检测区域，从采样点b和d的采样结果d0和d2来看分别对应低、高电平，这两个结果出现了差异。从采样点a和c的采样结果d1h和d1l来看分别对应低、高电平，这两个结果出现了差异。
[0060]
第3个例子中，输入信号（曲线506）下降沿从bc进入，至cd穿出菱形检测区域，从采样点b和d的采样结果d0和d2来看都对应低电平，这两个结果保持一致。从采样点a和c的采样结果d1h和d1l来看分别对应低、高电平，这两个结果出现了差异。
[0061]
以上3种上升沿情况下，对比采样结果d0和d2或者d1h和d1l也都能看到采样结果的差异。
[0062]
综合分析上面的结果可以得出，在失去锁定的情况下对比采样结果d0、d2或者d1h、d1l都能看到采样结果的差异，这些采样结果的差异就会导致后面4个计数器的结果cnt0、cnt1h、cnt1l和cnt2存在偏差。逻辑判别电路会分别比较cnt0和cnt2、cnt1h和cnt1l，通过判断比较结果不相等或者存在较大偏差以此来判定失锁状态已经发生，即锁定无法保持，则此时会生成失锁状态标志位（lol_flag）为高的状态。
[0063]
可以理解的是，前述通过采样点a、b、c和d形成的菱形检测区域是示意性的而非限制性的，本领域技术人员可以根据实际需要，通过设置不同相位的采样时钟信号和采样阈
值以形成不同形式的检测区域。例如可以通过四个采样点组成矩形、正方形的检测区域。以矩形的检测区域为例，检测区域为矩形时，采样点是4个顶点，可以仅通过2对带阈值采样器和采样时钟相位设置来实现该矩形的四个点的采样。同时输出给相位和频率检测器的采样时钟可以通过进一步延时操作获取，并不用于失锁检测中的采样。进一步，还可以通过六个采样点组成正六边形的检测区域，又或者是通过多个不同的采样点组成其他具有对称结构的检测区域。
[0064]
以上内容中结合电路结构对本发明中的失锁检测原理进行了详细阐述。从上面关于本发明中失锁检测电路中的模拟检测电路和逻辑判别电路的描述可以看出，本发明的失锁检测电路可以根据应用场景或需求进行灵活地布置而不限于图3中所示出的架构。其一方面可以由各部分单元模块电路组成，例如电子电路中的元件组成。另一方面还可以通过以软件代替硬件的方式，即可以通过组合逻辑电路设计实现上述电路功能，例如通过具有信号采集功能和逻辑判别的微型计算机或处理器等实现，即在单芯片上集成数字信号处理器、微控制器、存储器、数据转换器和接口电路等电路模块，可以直接实现信号采集、转换、存储、处理等功能。
[0065]
图6是示意性示出根据本发明的实施例的失锁检测方法600的示意图。需要说明的是，调节方法600可以具体依据图1至图5所描述的失锁检测电路来实施。因此，前文结合图1至图5的描述同样也适用于下文。
[0066]
如图6所示，在步骤s601处，在同一采样时钟信号的不同相位、具有不同大小的采样阈值的多个采样点处，对输入信号进行采样，以获得多个采样结果。如前所示，此处的采样结果可以通过前述的模拟检测电路来获取。具体的采样过程可以参考前述图1至图5中的相关描述，这里将不再进行赘述。
[0067]
接着，在步骤s602处，接收多个采样结果，并根据多个采样结果之间的逻辑关系，判断采样时钟信号与输入信号是否处于失锁状态。如前所示，此处的失锁状态可以通过前述的逻辑判别电路来获取。具体的判断过程可以参考前述图1至图5中的相关描述，这里将不再进行赘述。
[0068]
上述失锁检测电路及失锁检测方法能够有效的检测到失锁状态的发生，提高了检测的有效性，并减小了数据传输的错误概率。进一步失锁状态发生后能够生成失锁状态标志位（lol_flag），同时控制多路选择器来及时的切换数据通路，防止了错误的数据速率对后续电路产生更大的破坏性影响。进一步，本发明中的失锁检测电路也不局限于特定的电路结构，极大简化了其设计和实现的难度，从而有效提升了电路结构设置的灵活性。
[0069]
虽然本说明书已经示出和描述了本发明的多个实施方式，但对于本领域技术人员显而易见的是，这样的实施方式是仅以示例的方式提供的。本领域技术人员在不偏离本发明思想和精神的情况下想到许多更改、改变和替代的方式。应当理解在实践本发明的过程中，可以采用本文所描述的本发明实施方式的各种替代方案。所附权利要求书旨在限定本发明的保护范围，并因此覆盖这些权利要求范围内的模块组成、等同或替代方案。