半导体结构及其制备方法与流程

本公开涉及半导体集成电路制造，特别是涉及一种半导体结构及其制备方法。

背景技术：

1、动态随机存储器(dynamic random access memory，简称dram)是计算机等电子设备中常用的半导体存储器，其由多个存储单元构成。其中，存储单元包括：存储电容器、以及与存储电容器电连接的晶体管。晶体管包括栅极、源区和漏区。晶体管的栅极用于与字线电连接。晶体管的源区用于构成位线接触区，以通过位线接触结构与位线电连接。晶体管的漏区用于构成存储节点接触区，以通过存储节点接触结构与存储电容器电连接。

2、然而，随着半导体技术的发展，集成电路中器件的特征尺寸越来越小。在半导体工艺进入深亚微米阶段后，dram的尺寸越来越小，位线接触结构及位线的尺寸也相应缩减。例如，位线接触孔的深宽比不断增大，在形成位线接触结构之后，位线接触结构内部容易出现孔隙等空洞，影响位线接触结构的电学性能。并且，位线接触结构及位线的尺寸一再微缩，也容易使得位线接触结构与位线之间具有较大的接触电阻，位线接触结构及位线各自与邻近的导电结构之间产生较大的寄生电容，从而对半导体器件的电学性能产生不良影响。

技术实现思路

1、基于此，本公开实施例提供了一种半导体结构及其制备方法，可以减小位线接触结构与位线之间的接触电阻，以及减小位线接触结构及位线各自与邻近导电结构之间的寄生电容，从而改善半导体结构的电学性能，以提高半导体结构的使用可靠性及良率。

2、为了实现上述目的，一方面，本公开一些实施例提供了一种半导体结构。所述半导体结构包括：衬底、位线接触结构、第一外延层、位线和第二外延层。所述衬底具有位线接触孔。所述位线接触结构设置于所述位线接触孔内。所述第一外延层外延于所述位线接触结构的侧壁上。所述位线包括与所述位线接触结构相连的连接层。所述第二外延层外延于所述连接层的侧壁上。

3、在一些实施例中，所述半导体结构还包括：隔离结构和侧墙。所述隔离结构位于所述第一外延层的侧壁上。所述侧墙位于所述第二外延层的侧壁及所述位线未被所述第二外延层覆盖的侧壁上。

4、在一些实施例中，所述半导体结构还包括：第一硅化物层和第二硅化物层。所述第一硅化物层位于所述第一外延层的侧壁上。所述第二硅化物层位于所述第二外延层的侧壁上。

5、在一些实施例中，所述半导体结构还包括：隔离结构和侧墙。所述隔离结构位于所述第一硅化物层的侧壁上。所述侧墙位于所述第二硅化物层的侧壁及所述位线未被所述第二外延层覆盖的侧壁上。

6、在一些实施例中，所述位线还包括位于所述连接层背离所述衬底一侧的导电层；其中，所述第一外延层和所述第二外延层在所述衬底上的正投影至少位于所述导电层在所述衬底上的正投影范围内。

7、在一些实施例中，所述第二外延层在所述衬底上的正投影位于所述导电层在所述衬底上的正投影内，且所述第二外延层在所述衬底上的正投影边界与所述导电层在所述衬底上的正投影边界之间具有间隔。

8、在一些实施例中，所述半导体结构还包括位于所述第二外延层侧壁上的第二硅化物层；所述第二硅化物层在所述衬底上的正投影位于所述导电层在所述衬底上的正投影范围内。

9、在一些实施例中，所述第一外延层的厚度大于所述第二外延层的厚度。

10、在一些实施例中，所述第二外延层的厚度为2nm～10nm。

11、在一些实施例中，所述连接层的高度为所述位线高度的35％～65％。

12、另一方面，本公开一些实施例提供了一种半导体结构的制备方法，用于制备如上一些实施例所述的半导体结构。所述制备方法包括如下步骤。

13、提供衬底，在所述衬底上依次形成位线接触结构及位线；所述位线包括与所述位线接触结构相连的连接层；

14、回刻所述位线接触结构及所述连接层的侧壁；

15、在所述位线接触结构回刻后的侧壁上形成第一外延层，在所述连接层回刻后的侧壁上形成第二外延层。

16、在一些实施例中，所述制备方法还包括如下步骤。

17、在所述第一外延层的侧壁上形成隔离结构。

18、在所述第二外延层的侧壁及所述位线未被所述第二外延层覆盖的侧壁上形成侧墙。

19、在一些实施例中，所述制备方法还包括如下步骤。

20、形成覆盖所述第一外延层侧壁的第一硅化物层。

21、形成覆盖所述第二外延层侧壁的第二硅化物层。

22、在一些实施例中，所述制备方法还包括如下步骤。

23、在所述第一硅化物层的侧壁上形成隔离结构。

24、在所述第二硅化物层的侧壁及所述位线未被所述第二外延层覆盖的侧壁上形成侧墙。

25、在一些实施例中，所述第一外延层和所述第二外延层采用蒸发生长工艺、分子束外延工艺或化学气相沉积工艺外延生长形成。

26、在一些实施例中，所述位线接触结构及所述连接层的侧壁回刻厚度为2nm～10nm。

27、在一些实施例中，所述位线还包括位于所述连接层背离所述衬底一侧的导电层；所述回刻所述位线接触结构及所述连接层的侧壁，在形成所述导电层之后进行。

28、在一些实施例中，所述在所述位线接触结构回刻后的侧壁上形成第一外延层，在所述连接层回刻后的侧壁上形成第二外延层之后，所述第一外延层和所述第二外延层在所述衬底上的正投影至少位于所述导电层在所述衬底上的正投影范围内。

29、本公开实施例中，通过回刻位线接触结构侧壁及位线中连接层侧壁的方式，可以在位线接触结构及连接层形成有内部孔隙的情况下暴露出前述孔隙，并在外延生长第一外延层和第二外延层的过程中填充该孔隙，且形成表面光滑的第一外延层和第二外延层。这样可以避免位线接触结构及连接层的内部存在有孔隙，也利于通过第一外延层和第二外延层减小位线接触结构与位线之间的接触电阻，以及减小位线接触结构及位线各自与邻近导电结构之间的寄生电容。

30、此外，本公开实施例通过在第一外延层的侧壁上形成第一硅化物层，在第二外延层的侧壁上形成第二硅化物层，还能够利用第一硅化物层和第二硅化物层有效减小位线接触结构和位线之间的接触电阻，以及位线接触结构及位线各自与邻近的导电结构之间的寄生电容。从而可以进一步改善半导体结构的电学性能，以进一步提高半导体结构的使用可靠性及良率。

技术特征：

1.一种半导体结构，其特征在于，包括：

2.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：

3.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：

4.根据权利要求3所述的半导体结构，其特征在于，所述半导体结构还包括：

5.根据权利要求1所述的半导体结构，其特征在于，所述位线还包括位于所述连接层背离所述衬底一侧的导电层；其中，所述第一外延层和所述第二外延层在所述衬底上的正投影至少位于所述导电层在所述衬底上的正投影范围内。

6.根据权利要求5所述的半导体结构，其特征在于，所述第二外延层在所述衬底上的正投影位于所述导电层在所述衬底上的正投影内，且所述第二外延层在所述衬底上的正投影边界与所述导电层在所述衬底上的正投影边界之间具有间隔。

7.根据权利要求6所述的半导体结构，其特征在于，所述半导体结构还包括位于所述第二外延层侧壁上的第二硅化物层；所述第二硅化物层在所述衬底上的正投影位于所述导电层在所述衬底上的正投影范围内。

8.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述第一外延层的厚度大于所述第二外延层的厚度。

9.根据权利要求8所述的半导体结构，其特征在于，所述第二外延层的厚度为2nm～10nm。

10.根据权利要求1所述的半导体结构，其特征在于，所述连接层的高度为所述位线高度的35％～65％。

11.一种半导体结构的制备方法，其特征在于，包括：

12.根据权利要求11所述的半导体结构的制备方法，其特征在于，所述制备方法还包括：

13.根据权利要求11所述的半导体结构的制备方法，其特征在于，所述制备方法还包括：

14.根据权利要求13所述的半导体结构的制备方法，其特征在于，所述制备方法还包括：

15.根据权利要求11所述的半导体结构的制备方法，其特征在于，所述第一外延层和所述第二外延层采用蒸发生长工艺、分子束外延工艺或化学气相沉积工艺外延生长形成。

16.根据权利要求11所述的半导体结构的制备方法，其特征在于，所述位线接触结构及所述连接层的侧壁回刻厚度为2nm～10nm。

17.根据权利要求11所述的半导体结构的制备方法，其特征在于，所述位线还包括位于所述连接层背离所述衬底一侧的导电层；所述回刻所述位线接触结构及所述连接层的侧壁，在形成所述导电层之后进行。

18.根据权利要求17所述的半导体结构的制备方法，其特征在于，在所述位线接触结构回刻后的侧壁上形成第一外延层，在所述连接层回刻后的侧壁上形成第二外延层之后，所述第一外延层和所述第二外延层在所述衬底上的正投影至少位于所述导电层在所述衬底上的正投影范围内。

技术总结
本公开涉及一种半导体结构及其制备方法。所述半导体结构包括：衬底、位线接触结构、第一外延层、位线和第二外延层。所述衬底具有位线接触孔。所述位线接触结构设置于所述位线接触孔内。所述第一外延层外延于所述位线接触结构的侧壁上。所述位线包括与所述位线接触结构相连的连接层。所述第二外延层外延于所述连接层的侧壁上。本公开可以减小位线接触结构与位线之间的接触电阻及寄生电容，从而改善半导体结构的电学性能，以提高半导体结构的使用可靠性及良率。

技术研发人员：吴铁将,朱玲欣
受保护的技术使用者：长鑫存储技术有限公司
技术研发日：
技术公布日：2024/1/15