一种基于共模电平开关切换的低功耗SARADC及其工作方法

一种基于共模电平开关切换的低功耗sar adc及其工作方法
技术领域
1.本发明涉及模数转换器技术领域，具体涉及一种基于共模电平开关切换的低功耗sar adc及其工作方法。


背景技术：

2.近年来，随着电子信息技术的发展，数字信号处理技术成熟，大数据、物联网等领域已经实现了对海量信息的提取与利用。模数转换器(adc)作为连接模拟世界和数字世界的媒介，其性能的优劣在一定程度上直接决定了整个系统性能的优劣。在信息化时代，adc广泛应用于无线通信、高速数据采集、工业控制、仪器仪表测量、音频视频数字化等各个领域。在市场和应用的驱动下，人们对adc的速度、精度、面积、功耗等各项性能的折中设计提出了更高的要求，近20年的adc的主要发展趋势是往高分辨率、低功耗和高转换速率等发展。常见的adc架构包括：闪存型adc、折叠型adc、流水线型adc、两步式adc、逐次逼近型(sar)adc和δσadc。随着工艺特征尺寸从微米时代进入纳米时代，器件的供电电压下降，特征频率提高，同时功耗不断降低，与其他结构的adc相比，sar adc中模拟电路较少，可以更好地适用于不断缩减演进的先进纳米级工艺。在电子产品不断向易用、便携、长续航等方向的发展趋势下，具有结构简单，面积小，功耗低等特点的sar adc逐渐显示出巨大优势。
3.随着sar adc精度的提高，所需单位电容的数目呈指数级增加，增大功耗的同时也限制了sar adc的速度。当sar adc的精度确定时，减小电容值是提高速度的首选方案，然而当电容值减小时，系统精度也会随之下降。除此之外，速度越高，功耗越大。因此，sar adc在精度、速度和功耗三方面有一定的折中。目前，提高精度、提高速率和降低功耗的主要技术手段如下：
4.1)采用上极板采样方式。在这种结构中最高位数字码可以直接比较得到，从而减小一半的单位电容数目，sar adc动态功耗相应减小，但上极板采样受电荷注入效应影响较大，sar adc各个电路节点的寄生电容将导致电容阵列中的电容比例偏离二进制比例，这会造成较大的误差，难以实现高精度；
5.2)为了保证sar adc的精度，研究者们更倾向于选择下极板采样方式。在下极板采样结构中，输入电压仅经过开关，受寄生的影响较小，但所需单位电容的数量会比上极板采样结构增加一倍，从而限制了sar adc的速度；
6.3)为了减小电容阵列的面积，研究者们在传统二进制电容阵列的基础上提出了分段式电容阵列，将电容阵列分为高低两段，中间通过桥接电容连接，但为了保证高低两段电容阵列间仍满足二进制关系，所需桥接电容的容值为分数，这极大增加了电路的设计难度，对版图的匹配也提出了非常高的要求；
7.4)在开关时序上，研究者们提出了单调型开关时序和基于共模电平开关时序，二者相对于传统开关时序均有效地减小了能耗，且以基于共模电平开关时序能效最优，但基于共模电平开关切换方案的电路复杂度提高，增加了电路资源，同时在时序上需要更加精准的控制电路。
8.因此，亟需一种基于共模电平开关切换的低功耗sar adc，以突破传统结构在精度和速度上的限制，充分利用sar adc高能效的优点，在保证sar adc精度的前提下，提高sar adc速度的同时兼顾低功耗。


技术实现要素：

9.针对现有技术的不足，本发明提供一种基于共模电平开关切换的低功耗sar adc及其工作方法，以解决上述背景技术中提出的问题。
10.本发明的技术方案为：
11.一种基于共模电平开关切换的低功耗sar adc，包括：
12.依次连接的自举开关模块、基于共模电平开关切换方式的分段式电容阵列模块、比较器模块、异步时序模块、锁存模块和开关切换模块；所述基于共模电平开关切换方式的分段式电容阵列模块和异步时序模块和锁存模块之间设置开关切换模块；所述开关切换模块输入端连接到所述异步时序模块和锁存模块，其输出端连接到所述基于共模电平开关切换方式的分段式电容阵列模块；所述自举开关模块对vin输入信号和vip输入信号进行采样，完成信号传输；所述基于共模电平开关切换方式的分段式电容阵列模块，在采样阶段，用作自举开关模块的采样电容，将vin输入信号和vip输入信号采样到电容阵列模块得到vin采样信号和vip采样信号；在比较阶段，该电容阵列模块实现二进制搜索算法，完成信号从数字域到模拟域的转换。
13.进一步地，所述异步时序模块，产生所述比较器模块的异步时钟信号和所述开关切换模块的控制信号。
14.进一步地，所述锁存模块，将所述比较器模块的comp输出信号和comn输出信号进行锁存并统一输出判决结果。
15.进一步地，所述开关切换模块，根据所述比较器模块的判决结果和所述异步时序模块的控制时钟确定所述电容阵列模块下极板切换开关的切换方案。
16.进一步地，所述自举开关模块连接到所述电容阵列模块的下极板，采用两个结构相同的反相器，clks采样信号经过反相器后控制所述自举开关模块的导通和关断。
17.进一步地，所述基于共模电平开关切换的分段式电容阵列，包括低段电容阵列和高段电容阵列，低段电容阵列和高段电容阵列间通过桥接电容连接，分为p端和n端完全对称设置。
18.进一步地，所述比较器模块包括第一级预放大器和第二级动态锁存器，在异步时钟控制下输出相应的数字码。
19.进一步地，所述第一级预放大器的输入端连接高段电容阵列的上极板输出端，第二级动态锁存器的同相输入端连接第一级预放大器的反相输入端，第二级动态锁存器的反相输入端连接第一级预放大器的同相输入端。
20.进一步地，所述第一级预放大器用于放大高段电容阵列的差分输出信号，降低比较器失调电压和回踢噪声的影响，所述第二级动态锁存器用于对第一级预放大器输出信号进行判决得到量化的数字码。
21.一种基于共模电平开关切换的低功耗sar adc工作方法，包括：
22.通过自举开关模块对vin输入信号和vip输入信号进行采样，完成信号传输；
23.通过基于共模电平开关切换方式的分段式电容阵列，在采样阶段，用作自举开关模块的采样电容，将vin输入信号和vip输入信号采样到电容阵列得到vin采样信号和vip采样信号；在比较阶段，用于实现二进制搜索算法，完成信号从数字域到模拟域的转换；
24.其中，若vin采样信号的电压大于vip采样信号的电压，则比较器模块输出的comp输出信号为低电平，cmon输出信号为高电平，且判决结果为低电平，若vin采样信号的电压小于vip采样信号的电压，则比较器模块输出的comp输出信号为高电平，cmon输出信号为低电平，且判决结果为高电平。根据comp输出信号和comn输出信号得到判决结果。
25.本发明的有益效果为：
26.与现有技术相比，本发明提供了一种基于共模电平开关切换的低功耗sar adc，电容阵列模块为分段式结构，基于共模电平的电容阵列开关方式可以很好地避免输入共模范围的大幅度波动，降低对比较器模块的要求。在确定每一位数字码时，开关从vcm共模电平切换到vref参考电平或gnd接地电平，可以有效减小逻辑控制过程以及电容阵列模块在电荷转移过程中的能量损耗。采用下极板采样方式，输入电压仅经过开关，受寄生的影响较小，对版图匹配的要求也更低，通过适当控制时序，可将电荷注入效应的影响降到最低，同时最高位数字码可以直接进行比较，需要的单位电容数量大幅度减小，有效减小高位权重电容的电压建立时间。比较器模块和异步时序相配合，在低功耗的前提下，实现sar adc的高速工作。
附图说明
27.构成本技术的一部分的说明书附图用来提供对本技术的进一步理解，本技术的示意性实施例及其说明用于解释本技术，并不构成对本技术的不当限定。
28.图1是本技术提供的12位全差分sar adc原理图；
29.图2是本技术提供的分段式电容阵列结构图；
30.图3是本技术提供的异步时序模块电路图；
31.图4是本技术提供的电平切换开关模块电路图。
具体实施方式
32.下面结合说明书附图和实施例对本发明作进一步限定，但不限于此。
33.实施例1
34.如图1所示，本实施例提供一种基于共模电平切换的低功耗sar adc，包括自举开关模块、电容阵列模块、比较器模块、异步时序模块、锁存模块和开关切换模块。全差分输入信号通过自举开关模块接入电容阵列模块的下极板，电容阵列模块被分为低段电容阵列1和高段电容阵列2，高段电容阵列2的上极板接比较器模块的输入端，并经过共模信号开关接到共模电平，比较器模块输出信号经过锁存模块后得到量化的数字码，异步时序模块连接在比较器模块和锁存模块之间，产生比较器模块的异步时钟和开关切换模块的控制信号，开关切换模块控制电容阵列模块的下极板完成的相应电平切换。
35.实施例2
36.本实施例提供了一种基于共模电平开关切换的低功耗sar adc工作方法，具体的，本电路工作阶段分为采样阶段和转换阶段，当采样信号为高电平时，本电路工作在采样阶
段，自举开关模块导通，电容阵列模块中的每一位电容将vin输入信号和vip输入信号采样到其下极板得到vin采样信号和vip采样信号，同时高段电容阵列2的上极板的第一共模信号开关s1和第二共模信号开关s2导通，将vcm共模信号采样到高段电容阵列2的上极板得到vcm共模采样信号(调整语序)。vin输入信号对应vin采样信号，vip输入信号对应vip采样信号，vin输入信号和vip输入信号为全差分输入信号。在采样阶段，采样信号控制比较器模块一直处于复位状态，comp输出信号和comn输出信号为低电平。
37.当采样信号为低电平时，本电路退出采样阶段并工作在转换阶段，第一共模信号开关s1和第二共模信号开关s2先断开，此时高段电容阵列2的上极板接入比较器输入端，接着自举开关模块关断，电容阵列模块中所有电容下极板接入vcm共模信号，比较器模块在异步时钟的控制下对vin采样信号和vip采样信号进行比较，若vin采样信号的电压大于vip采样信号的电压，则比较器输出的comp输出信号为低电平，cmon输出信号为高电平，且判决结果为低电平，若vin采样信号的电压小于vip采样信号的电压，则比较器输出的comp输出信号为高电平，cmon输出信号为低电平，且判决结果为高电平。根据comp输出信号和comn输出信号得到判决结果。得到判决结果之后，锁存模块将所有判决结果依次锁存，同时异步时序模块控制比较器模块复位，comp输出信号和comn输出信号都为低电平。
38.异步时序模块和开关切换模块根据判决结果控制电容阵列下极板切换开关的切换方案，重新进行电压建立，为下一次判决做准备，比较器模块在一个转换阶段内共得到12个判决结果。在12次判决完成且下一次采样开始前，比较器模块一直工作在复位状态。当下一次采样信号为高电平后，重复上述采样阶段和比较阶段。
39.本发明的电路结构有效减小了电容阵列模块的面积，缩短了高位权重电容的电压建立时间，保证了建立精度，并提高了sar adc的数据转换率。
40.实施例3
41.本实施例提供了一种基于共模电平开关切换的低功耗sar adc中主要模块的结构组成及其工作方法，包括：
42.电容阵列模块是基于共模电平进行开关切换的分段式电容阵列，分为低段电容阵列1和高段电容阵列2，中间通过桥接电容cb连接，如图2所示，其中，
43.低段电容阵列1的输入端连接第一开关s
p1
、第二开关s
p2
、第三开关s
p3
、第四开关s
p4
、第一自举开关s
b1
、第二自举开关s
b2
、第三自举开关s
b3
、第四自举开关s
b4
的输出端，高段电容阵列2的输入端连接第五开关s
p5
、第六开关s
p6
、第七开关s
p7
、第八开关s
p8
、第九开关s
p9
、第十开关s
p10
、第十一开关s
p11
、第五自举开关s
b5
、第六自举开关s
b6
、第七自举开关s
b7
、第八自举开关s
b8
、第九自举开关s
b9
、第十自举开关s
b10
、第十一自举开关s
b11
的输出端，低段电容阵列1的输出端连接桥接电容cb的输入端，高段电容阵列2的输出端连接桥接电容cb的输出端和比较器模块的输入端。
44.低段电容阵列1为4位电容阵列，包括第一电容c1、第二电容c2、第三电容c3和第四电容c4。高段电容阵列2为7位电容阵列，包括第五电容c5、第六电容c6、第七电容c7、第八电容c8、第九电容c9、第十电容c10、第十一电容c11,其中，
45.第一电容c1、第二电容c2、第三电容c3和第四电容c4的容值分别为c、2c、4c、8c，桥接电容cb的容值为c，第五电容c5、第六电容c6、第七电容c7、第八电容c8、第九电容c9、第十电容c10、第十一电容c11的容值分别为c、2c、4c、8c、16c、32c、64c。
46.第一电容c1、第二电容c2、第三电容c3和第四电容c4依次并联，且第一电容c1、第二电容c2、第三电容c3和第四电容c4与桥接电容cb串联，第一电容c1、第二电容c2、第三电容c3和第四电容c4的下极板通过切换开关模块分别连接gnd接地端或连接vref参考电平端或vcm共模电平端，并分别通过第一自举开关s
b1
、第二自举开关s
b2
、第三自举开关s
b3
、第四自举开关s
b4
连接vin输入信号；
47.第五电容c5、第六电容c6、第七电容c7、第八电容c8、第九电容c9、第十电容c10、第十一电容c11依次并联，且第五电容c5、第六电容c6、第七电容c7、第八电容c8、第九电容c9、第十电容c10、第十一电容c11的上极板连接在第一共模信号开关s1的输出端和比较器模块的输入端，第五电容c5、第六电容c6、第七电容c7、第八电容c8、第九电容c9、第十电容c10、第十一电容c11的下极板通过切换开关模块分别连接gnd接地端或连接vref参考电平端或vcm共模电平端，并分别通过第五自举开关s
b5
、第六自举开关s
b6
、第七自举开关s
b7
、第八自举开关s
b8
、第九自举开关s
b9
、第十自举开关s
b10
和第十一自举开关s
b11
连接vin输入信号。
48.具体地，在采样阶段，第一自举开关s
b1
、第二自举开关s
b2
、第三自举开关s
b3
、第四自举开关s
b4
、第五自举开关s
b5
、第六自举开关s
b6
、第七自举开关s
b7
、第八自举开关s
b8
、第九自举开关s
b9
、第十自举开关s
b10
和第十一自举开关s
b11
导通，将vin输入信号和vip输入信号采样到低段电容阵列1和高段电容阵列2的下极板，同时高段电容阵列2的上极板接vcm共模信号，第一自举开关s
b1
、第二自举开关s
b2
、第三自举开关s
b3
、第四自举开关s
b4
、第五自举开关s
b5
、第六自举开关s
b6
、第七自举开关s
b7
、第八自举开关s
b8
、第九自举开关s
b9
、第十自举开关s
b10
和第十一自举开关s
b11
对应的采样电容分别为第一电容c1、第二电容c2、第三电容c3、第四电容c4、第五电容c5、第六电容c6、第七电容c7、第八电容c8、第九电容c9、第十电容c10、第十一电容c11。
49.优选得，vref参考电平为恒压源，电压为3.3v，vcm共模电平为vref参考电平的一半，电压为1.65v。
50.比较器模块对电容阵列模块输出的vin采样信号和vip采样信号进行比较得到输出信号，包括第一级预放大器和第二级动态锁存器，第一级预放大器用于放大高段电容阵列2的差分输出信号，降低比较器模块失调电压和回踢噪声的影响，第二级动态锁存器用于对预放大器输出信号进行判决得到量化的数字码。其中，第一级预放大器的输入端连接高段电容阵列2的上极板输出端，第二级动态锁存器的同相输入端连接第一级预放大器的反相输入端，第二级动态锁存器的反相输入端连接第一级预放大器的同相输入端。第二级动态锁存器的输出端的comp输出信号和comn输出信号连接到一个两输入或非门，当比较器模块得到有效的判决结果即comp为高电平且comn为低电平或者comp为低电平且comn为高电平时，两输入或非门的输出valid比较有效信号为高电平，表示一次比较完成。
51.异步时序模块的高频时钟由内部电路产生，每一位量化需要的时间受比较器模块的速度决定。比较器模块在每一次比较完成后产生反馈信号控制比较器模块进行复位，若比较器模块两输入端差值较大，比较器模块在较短的时间内完成比较后下一位就开始比较；若比较器模块两输入端差值较小，下一位比较会等待较长的时间再开始，不需要根据最慢的转化时间来确定时钟周期。
52.异步时序模块包括12个d触发器、14个反相器和1个三输入或门，如图3所示。其中，第一d触发器dff1的输出端连接第一反相器inv1的输入端和第二d触发器dff2的输入端，第
二d触发器dff2的输出端连接第二反相器inv2的输入端和第三d触发器dff3的输入端，第三d触发器dff3的输出端连接第三反相器inv3的输入端和第四d触发器dff4的输入端，第四d触发器dff4的输出端连接第四反相器inv4的输入端和第五d触发器dff5的输入端，第五d触发器dff5的输出端连接第五反相器inv5的输入端和第六d触发器dff6的输入端，第六d触发器dff6的输出端连接第六反相器inv6的输入端和第七d触发器dff7的输入端，第七d触发器dff7的输出端连接第七反相器inv7的输入端和第八d触发器dff8的输入端，第八d触发器dff8的输出端连接第八反相器inv8的输入端和第九d触发器dff9的输入端，第九d触发器dff9的输出端连接第九反相器inv9的输入端和第十d触发器dff10的输入端，第十d触发器dff10的输出端连接第十反相器inv10的输入端和第十一d触发器dff11的输入端，第十一d触发器dff11的输出端连接第十一反相器inv11的输入端和第十二d触发器dff12的输入端，第十二d触发器dff11的输出端连接第十二反相器inv12的输入端。第十二d触发器dff12的输出端和第十二反相器inv12的输出端连接到三输入或门or输入端，第十三反相器inv13的输入端接采样信号，第十三反相器inv13的输出端接第十四反相器inv14的输入端，第十四反相器inv14的输出端连接三输入或门or的输入端，三输入或门or的输出端为比较器模块的异步时钟信号。
53.具体地，采样信号经过第十三反相器inv13后连接到所有d触发器的复位端，valid比较有效信号连接到所有d触发器的时钟控制端，第一d触发器dff1的输入端连接接地信号。在采样阶段，采样信号为高电平，经过第十三反相器inv13后控制所有d触发器复位，第一反相器inv1、第二反相器inv2、第三反相器inv3、第四反相器inv4、第五反相器inv5、第六反相器inv6、第七反相器inv7、第八反相器inv8、第九反相器inv9、第十反相器inv10、第十一反相器inv11、第十二反相器inv12输出端的输出信号clk1、clk2、clk3、clk4、clk5、clk6、clk7、clk8、clk9、clk10、clk11、clk12为低电平，此时三输入或门or输出信号clkc为高电平，控制比较器模块复位。在比较阶段，三输入或门or的输出信号clkc为低电平，控制比较器模块进行判决，当比较器一次比较完成，valid比较有效信号为高电平，第一反相器inv1的输出信号clk1为高电平，此时三输入或门or输出信号clkc为高电平，控制比较器模块进行复位，valid比较有效信号输出低电平，三输入或门or的输出信号clkc为低电平，控制比较器模块再次进行判决，当valid比较有效信号第二个高电平到来后，第二反相器inv2的输出信号clk2为高电平，依此类推，当12次判决完成时，所有反相器的输出信号均为高电平，三输入或门or输出信号clkc也为高电平，控制比较器模块一直处于复位状态。
54.锁存模块的输入端连接比较器模块的输出端，在异步时序模块的输出信号clk1、clk2、clk3、clk4、clk5、clk6、clk7、clk8、clk9、clk10、clk11、clk12为高电平时，依次将比较器模块的comp输出信号和comn输出信号进行锁存，得到12位数字码bp1、bp2、bp3、bp4、bp5、bp6、bp7、bp8、bp9、bp10、bp11、bp12以及其互补信号bn1、bn2、bn3、bn4、bn5、bn6、bn7、bn8、bn9、bn10、bn11、bn12。在异步时序模块的输出信号clk1、clk2、clk3、clk4、clk5、clk6、clk7、clk8、clk9、clk10、clk11、clk12为低电平时，锁存模块停止工作。
55.开关切换模块的输入端连接异步时序模块和锁存模块，输出端连接电容阵列模块，每一位电容都对应着一个开关切换模块，包括三个传输门、四个反相器、两个三输入与门、一个两输入或非门和一个缓冲器，如图4所示，其中，
56.clk[i](i＝1 2...12)为异步时序模块的输出控制信号，bp[i](i＝1 2...12)和
bn[i](i＝1 2...12)为锁存模块输出信号，clks为采样信号。clk[i]控制信号经过第一级缓冲器buffer后得到clk[i]_d延迟控制信号,clks采样信号经过第十五反相器inv15得到clks_n反相采样信号。第一传输门tg1输入端连接vcm共模电平，第二传输门tg2输入端连接gnd接地电平，第三传输门tg3输入端连接vref参考电平，自举开关bootstrap输入端接vip输入信号，第一传输门tg1、第二传输门tg2、第三传输门tg3、自举开关bootstrap的输出端vout连接电容阵列模块中对应电容的下极板。clks采样信号和clk[i]控制信号经过两输入或非门nor控制第一传输门tg1的导通和关断，clks_n反相采样信号、clk[i]_d延迟控制信号和锁存器模块输出信号bp[i]经过第一三输入与门and1控制第二传输门tg2的导通和关断，clks_n反相采样信号、clk[i]_d延迟控制信号和锁存器模块输出信号bn[i]经过第二三输入与门and2控制第三传输门tg3的导通和关断。
[0057]
具体地，当clks采样信号为高电平时，自举开关模块导通，第一传输门tg1、第二传输门tg2和第三传输门tg3关断，开关切换模块输出信号为vip采样信号；当clks采样信号和clk[i]控制信号均为低电平时，第一传输门tg1导通，自举开关模块、第二传输门tg2和第三传输门tg3关断，开关切换模块输出信号为vcm共模电平；当clks采样信号为低电平、clk[i]控制信号和锁存器模块输出信号bp[i]为高电平时，开关切换模块输出信号为gnd接地电平；当clks采样信号为低电平、clk[i]控制信号和锁存器模块输出信号bn[i]为高电平时，开关切换模块输出信号为vref参考电平。
[0058]
本领域内的技术人员应明白，本技术的实施例可提供为方法、系统、或计算机程序产品。因此，本技术可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本技术可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、cd-rom、光学存储器等)上实施的计算机程序产品的形式。
[0059]
以上所述仅为本技术的优选实施例而已，并不用于限制本技术，对于本领域的技术人员来说，本技术可以有各种更改和变化。凡在本技术的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本技术的保护范围之内。
[0060]
上述虽然结合附图对本发明的具体实施方式进行了描述，但并非对本发明保护范围的限制，所属领域技术人员应该明白，在本发明的技术方案的基础上，本领域技术人员不需要付出创造性劳动即可做出的各种修改或变形仍在本发明的保护范围以内。