一种基于耦合线的高隔离度开关芯片拓扑结构

1.本发明涉及集成电路技术领域，尤其涉及一种基于耦合线的高隔离度开关芯片拓扑结构。


背景技术：

2.在通信系统的半双工收发电路中，通常采用开关切换技术来使收发通道共用一副天线，减小电路的体积和冗余。射频开关是用于控制射频信号传输路径及信号大小的控制器件之一，在无线通信，相控阵系统等许多领域中有广泛的用途。随着现代无线通信技术的发展，通信系统对收发切换开关的插入损耗，隔离度，功率容量和集成性等方面都有了更高的要求。
3.目前，片上射频开关电路拓扑结构主要分为两类，一类是传统的基于四分之一波长传输线的电路拓扑结构；另一种是基于耦合线形式的拓扑结构。对于片上射频开关，传统的四分之一波长传输线的电路拓扑结构的缺点是需要占用大量的版图面积来实现四分之一波长阻抗变换线，不利于大规模的系统集成；基于耦合线形式的电路拓扑结构虽然可以有效减小芯片面积，但是缺点在于隔离度较低。


技术实现要素：

4.技术问题：针对上述基于耦合线形式的射频开关拓扑结构存在的端口隔离度低的问题，提出一种新型耦合线结构，在保持低插入损耗的同时能够大幅度提高端口隔离度。
5.技术方案：为了解决以上问题，本发明提出一种基于耦合线的高隔离度片上开关拓扑结构，该结构包括输入模块，隔离增强模块以及输出模块；所述输入模块包括主耦合线和匹配电容；所述匹配电容一端分别与射频输入端口和主耦合线一端连接，并且，匹配电容另一端接地，主耦合线另一端接地，输入模块与隔离增强模块和输出模块间通过耦合线形成互感。
6.进一步的，所述隔离增强模块包括辅助耦合线，第三晶体管和第四晶体管，所述辅助耦合线的一端接地，所述辅助耦合线另一端接晶体管第三晶体管和第四晶体管的漏极，第三晶体管的栅极连接第三电阻到第二偏置电压，第四晶体管的栅极连接第四电阻到第一偏置电压；所述第三晶体管和第四晶体管的源极分别连接第一射频输出端口和第二射频输出端口。
7.进一步的，输出模块包括第一副耦合线，第二副耦合线，第一晶体管，第二晶体管；所述第一副耦合线的一端同时连接第一射频输出端口，第一晶体管的漏极，以及第三晶体管的源级，另一端接地，第一晶体管的源极接地，栅极经过第一电阻连接到第一偏置电压；所述第二副耦合线的一端同时连接第二射频输出端口，第二晶体管的漏极，以及第四晶体管的源级，另一端接地，第二晶体管的源极接地，栅极经过第二电阻连接到第二偏置电压。
8.所述主耦合线和第一副耦合线，第二副耦合线，辅助耦合线之间任意两根线之间均存在互相耦合，耦合的强弱取决于耦合线之间的间距和耦合线的长度。
9.所述主耦合线圈，第一副耦合线和第二副耦合线，辅助线均由集成电路工艺的金属线互耦实现。
10.由于集成电路工艺中多采用分层金属结构，所述主耦合线由集成电路工艺中的一层金属构建，第一副耦合线，第二副耦合线和辅助线由非主耦合线所在金属层的同层金属构建。
11.所述第一晶体管和第四晶体管皆由第一偏置电压控制，第二晶体管和第三晶体管皆由第二偏置电压控制，栅极所接的第一电阻、第二电阻、第三电阻和第四电阻的阻抗值介于5k到50k欧姆之间。
12.所述第一晶体管和第二晶体管为相同大小的晶体管尺寸，第三晶体管和第四晶体管为相同大小的晶体管尺寸，第一晶体管和第二晶体管栅宽小于第三晶体管和第四晶体管的栅宽。
13.对于上述电路，所述当第一偏置电压为低电平，第二偏置电压为高电平时，射频输入端和第一射频输出端间导通，射频输入端和第二射频输出端间关断；当第一偏置电压为高电平，第二偏置电压为低电平时，射频输入端和第一射频输出端间关断，射频输入端和第二射频输出端间导通。
14.有益效果：与现有技术相比，本发明的技术方案具有以下有益技术效果：
15.本发明的优点在于本发明提供了一种新型的基于耦合线的高隔离度片上开关拓扑结构。一方面，沿用耦合线形式的开关拓扑结构能够有效减小芯片，另一方面，通过添加辅助耦合线提高了第一射频输出端和第二射频输出端之间的端口隔离度。当开关正常工作时，第三晶体管和第四晶体管分别工作在不同的工作状态，即导通和截至；与导通的晶体管(第三晶体管或第四晶体管)相连的射频输出端口(第一射频输出端或第二射频输出端)通过副耦合线(第一副耦合线或第二副耦合线)和辅助线圈同时和主耦合线产生电磁耦合，增强自身感应电流，减小插入损耗；而与截至的晶体管(第三晶体管或第四晶体管)相连的射频输出端口(第一射频输出端或第二射频输出端)，在辅助线圈本身的电感和高频截至时晶体管等效的寄生电容共同构成对地的串联谐振，将射频信号进一步短路到地，实现高隔离度。相比于传统的基于四分之一波长传输线的电路拓扑结构，该结构大幅缩减了芯片面积，降低制造成本，同时，对比基于普通的耦合线形式的电路拓扑结构，本结构能够在保持低插入损耗的同时显著提高端口隔离度。针对通信系统的半双工收发射频电路，本发明解决了低噪声放大器(lna，low-noise-amplifier)和功率放大器(pa，power-amplifier)两者之间的隔离度低、传统片上射频开关芯片面积大等问题。
附图说明
16.图1为本发明中基于耦合线的高隔离度片上开关拓扑结构的电路结构图；
17.图2为本发明基于耦合线的高隔离度片上开关拓扑结构中四根耦合线的示意图；
18.图3为传统的基于四分之一波长传输线的片上开关拓扑结构的电路结构图；
19.图4为传统的基于四分之一波长传输线的片上开关拓扑结构中两根四分之一波长传输线的示意图；
20.图5为普通的耦合线形式的片上开关拓扑结构的电路结构图；
21.图6为普通的耦合线形式的片上开关拓扑结构中三根耦合线的示意图；
22.图7为本发明中基于耦合线的高隔离度片上开关拓扑结构在辅助耦合线存在和不存在时的插入损耗性能对比；
23.图8为本发明中基于耦合线的高隔离度片上开关拓扑结构在辅助耦合线存在和不存在时的隔离度性能对比；
24.图9为本发明中基于耦合线的高隔离度片上开关拓扑结构与普通的耦合线形式的片上开关拓扑结构的插入损耗性能对比；
25.图10为本发明中基于耦合线的高隔离度片上开关拓扑结构与普通的耦合线形式的片上开关拓扑结构的隔离度性能对比；
26.图1中有：主耦合线m1，第一耦合线v2和第二耦合线v3，辅助耦合线a4，匹配电容c1，第一晶体管fet_1,第二晶体管fet_2，第三晶体管fet_3，第四晶体管fet_4；第一电阻rg_1，第二电阻rg_2，第三电阻rg_3，第四电阻rg_4；第一偏置电压vdd，第二偏置电压vcc；射频输入端rf
in
，第一射频输出端rf
out1
，第二射频输出端rf
out2
。
具体实施方式
27.下面结合附图和实施例对本发明做更进一步的解释，本发明的实施方式包括但不限于下列实施例。
28.本发明的提出一种基于耦合线的高隔离度片上开关拓扑结构，该结构包括输入模块，隔离增强模块以及输出模块；所述输入模块包括主耦合线(m1)和匹配电容(c1)；所述匹配电容(c1)一端分别与射频输入端口(rf
in
)和主耦合线(m1)一端连接，并且，匹配电容(c1)另一端接地，主耦合线(m1)另一端接地，输入模块与隔离增强模块和输出模块间通过耦合线形成互感。
29.所述隔离增强模块包括辅助耦合线(a4)，第三晶体管(fet_3)和第四晶体管(fet_4)，所述辅助耦合线(a4)的一端接地，所述辅助耦合线(a4)另一端接晶体管第三晶体管(fet_3)和第四晶体管(fet_4)的漏极，第三晶体管(fet_3)的栅极连接第三电阻(rg_3)到第二偏置电压(vcc)，第四晶体管(fet_4)的栅极连接第四电阻(rg_4)到第一偏置电压(vdd)；所述第三晶体管(fet_3)和第四晶体管(fet_4)的源极分别连接第一射频输出端口(rf
out1
)和第二射频输出端口(rf
out2
)。
30.所述输出模块包括第一副耦合线(v2)，第二副耦合线(v3)，第一晶体管(fet_1)，第二晶体管(fet_2)；所述第一副耦合线(v2)的一端同时连接第一射频输出端口(rf
out1
)，第一晶体管(fet_1)的漏极，以及第三晶体管(fet_3)的源级，另一端接地，第一晶体管(fet_1)的源极接地，栅极经过第一电阻(rg_1)连接到第一偏置电压(vdd)；所述第二副耦合线(v3)的一端同时连接第二射频输出端口(rf
out2
)，第二晶体管(fet_2)的漏极，以及第四晶体管(fet_4)的源级，另一端接地，第二晶体管(fet_2)的源极接地，栅极经过第二电阻(rg_2)连接到第二偏置电压(vcc)。
31.当控制电压vcc为高电平，vdd为低电平时，射频输入端rf
in
和射频输出端rf
out1
之间导通，射频输入端rf
in
和射频输出端rf
out2
之间关断，晶体管fet_1和fet_4工作在截至状态，fet_2和fet_3工作在导通状态，此时工作在截止态的fet_1与副耦合线v2共同组成并联谐振腔，感应来自主耦合线m1的能量，实现射频信号的传输，因为与副耦合线v2相连的晶体管fet_3导通，对于射频信号来说fet_3可以等效为导通小电阻，所以副耦合线v2通过fet_3
等效的小电阻与辅助耦合线a4串接，这两条耦合线的耦合电流方向同向，电流叠加输送到输出端rf
out1
，减小插入损耗；对于关断端口rf
out2
，此时晶体管fet_2工作在导通状态，等效为接到地的导通小电阻，将从主耦合线耦合到的电流短路到地，晶体管fet_4工作在截止状态，与辅助耦合线a4串联组成到地的串联谐振网络，由于辅助线a4物理位置位于两条副耦合线v2和v3之间，可以有效减小副耦合线v2和v3之间的互相耦合，实现rf
out1
和rf
out2
之间的高隔离度。反之同理，当控制电压vcc为低电平，vdd为高电平时，射频输入端rf
in
和射频输出端rf
out1
之间关断，射频输入端rf
in
和射频输出端rf
out2
之间导通。
32.基于上述工作原理，本实施例基于40nm cmos工艺，对上述电路进行了设计与仿真，验证了本发明的实用性。
33.如图2所示为上述基于耦合线的高隔离度片上开关拓扑结构中耦合线结构示意图，没有显示主耦合线m1的接地电容c1以及晶体管fet_1、fet_2、fet_3、fet_4，网络面积为100um
×
15um＝0.0015mm2。图3所示为传统的基于四分之一波长传输线的片上开关拓扑结构的电路结构图，包含了两根四分之一波长传输线，以及两路的spst cell(single-pole-single-throw cell，单刀单掷单元)，其中单刀单掷单元的实现主流的有晶体管和电感组成的π型匹配网络或l型匹配网络，这里不做过多赘述。图5所示为普通的耦合线形式的片上开关拓扑结构的电路结构图，主要包含三根耦合线，因为这三根耦合线为集成电路中同层金属，所以这三根耦合线长宽高均相同，且该结构不存在本发明中的辅助耦合线，开关切换原理与本发明类似，这里不做过多赘述。图4和图6分别为传统的基于四分之一波长传输线的片上开关拓扑结构中四分之一波长传输线的示意图和普通的耦合线形式的片上开关拓扑结构的耦合线示意图，传统四分之一波长结构的网络面积为170um
×
100um＝0.017mm2，普通的耦合线结构的网络面积为110um
×
18um＝0.00198mm2，通过对比可以看出，本发明采用的基于耦合线的高隔离度片上开关拓扑结构在保持与普通耦合线结构的网络面积相近的前提下较之传统四分之一波长传输线结构能够大幅缩小芯片面积。
34.图7和图8分别为本发明中基于耦合线的高隔离度片上开关拓扑结构的插入损耗和隔离度在辅助耦合线a4存在和去掉时的对比，可以看出当辅助耦合线存在时，在130-160ghz范围内插入损耗为3.5db以内，隔离度大于30db，在辅助线a4电感和截至时晶体管(fet_3或fet_4)等效寄生电容的串联谐振点时，此时隔离度最大为46db，当辅助线不存在时插入损耗增大到4.5db，端口2(rf
out1
)和端口3(rf
out2
)之间的隔离度降低到17db。
35.图9和图10分别为基于耦合线的高隔离度片上开关拓扑结构与普通的耦合线形式的片上开关拓扑结构的插入损耗和隔离度的结果对比，可以看出在120-160ghz的频率范围内两者的插入损耗差值在0.2db以内，而基于耦合线的高隔离度片上开关拓扑结构的端口2和端口3之间的隔离度较普通耦合线形式的片上开关拓扑结构有了大幅度的提高。
36.以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。