用于模式转变的相位内插器的制作方法

1.本公开的实施例大体上涉及电子系统，且更具体地说，涉及用于模式转变的相位内插器电路。


背景技术：

2.存储器子系统可包含存储数据的一或多个存储器装置。所述存储器装置可为例如非易失性存储器装置和易失性存储器装置。一般来说，主机系统可利用存储器子系统以在存储器装置处存储数据且从存储器装置检索数据。


技术实现要素：

3.本公开的实施例提供一种相位内插器，其包括：动态负载，其具有提供到所述相位内插器的后续级的输出信号，所述动态负载被配置成将交流(ac)信号提供到所述相位内插器的所述后续级作为输入时钟信号；以及静态负载，其具有与所述动态负载的所述输出信号并联地提供到所述相位内插器的所述后续级的输出信号，所述静态负载被配置成暂时将直流(dc)信号提供到所述相位内插器以替代相应ac信号以防止所述相位内插器的所述后续级的输出信号为不可预测的。
4.本公开的另一实施例提供一种系统，其包括：混频器，其耦合到相位内插器的后续级，所述混频器包括：静态负载，其被配置成输出直流(dc)信号；以及动态负载，其被配置成输出交流(ac)信号；以及处理装置，其耦合到所述相位内插器，所述处理装置被配置成使所述混频器：使得所述静态负载能够将dc信号提供到所述相位内插器的所述后续级；当所述dc信号正被提供到所述相位内插器时，使提供到所述动态负载的输入信号斜变以使所述动态负载输出ac信号；并且在提供到所述动态负载的所述输入信号的电压电平达到特定值之后，逐渐调整提供到所述静态负载的输入信号的电压电平以停用所述静态负载。
5.本公开的又一实施例提供一种方法，其包括：通过在混频器的动态负载被停用时启用所述混频器的静态负载而在第一操作模式中操作相位内插器；以及通过以下操作切换到在第二操作模式中操作所述相位内插器：使提供到所述动态负载的输入信号的电压电平在某一时间段内斜变；以及响应于所述时间段已逝的指示，逐渐停用所述静态负载以防止所述相位内插器输出信号的短时脉冲波干扰；其中所述第一操作模式对应于直流(dc)模式，并且所述第二操作模式对应于交流(ac)模式。
附图说明
6.根据下文给出的具体实施方式和本公开的各个实施例的附图，将更充分地理解本公开。
7.图1示出根据本公开的一些实施例的包含相位内插器组件的实例计算系统。
8.图2示出根据本公开的一些实施例的包含静态负载和动态负载的相位内插器的实例混频器。
9.图3为示出根据本公开的一些实施例的到混频器的静态负载和动态负载的相应输入电压的电压电平中的变化的曲线图。
10.图4示出根据本公开的一些实施例的包含静态负载和动态负载的相位内插器的另一实例混频器。
11.图5为示出根据本公开的一些实施例的到混频器的静态负载和动态负载的相应输入电压的电压电平中的变化的曲线图。
12.图6为根据本公开的一些实施例的与用于相位内插器模式转变的方法相对应的流程图。
13.图7为其中可操作本公开的实施例的实例计算机系统的框图。
具体实施方式
14.本公开的各方面涉及用于模式转变(例如，直流(dc)模式与交流(ac)模式之间)的相位内插器电路。作为实例，实施例可在存储器子系统内使用。存储器子系统可为存储系统、存储装置、存储器模块或其组合。存储器子系统的实例是例如固态驱动器(ssd)之类的存储系统。下文结合图1以及其它图描述存储装置和存储器模块的实例。一般来说，主机系统可利用存储器子系统，所述存储器子系统包含一或多个组件，例如存储数据的存储器装置。主机系统可提供待存储在存储器子系统处的数据，且可请求待从存储器子系统检索的数据。
15.数字和混合数字模拟电路通常基于定时时钟而操作。可使用例如相位内插器和相关联控制和/或信号整形电路等时钟产生器来产生这些定时时钟。提供到电子系统组件的定时时钟的特性可影响各种系统参数。举例来说，在存储器系统中，例如存储器接口带宽等参数可取决于例如时钟频率等特征。
16.相位内插器可包含产生内部取样时钟的混频器。在产生内部取样时钟时，混频器可利用被配置成输出交流(ac)信号或直流(dc)信号的两种类型的电流负载中的任一者。在ac模式(例如，具有被配置成输出ac信号的动态电流负载)中操作可提供例如经由共模反馈控制回路减小占空比失真和/或积分非线性(inl)误差等益处。另一方面，此反馈控制回路可与相位内插器的静态操作(例如，在dc模式中操作)不兼容，这是因为所述回路从相位内插器混频器输入到输出形成高通函数，这可由于输入时钟并不主动切换而使输出处于未确定。假设相位内插器可在dc模式和ac模式两者中操作，相位内插器输出处的短时脉冲波干扰可与dc模式(静态负载)和ac模式(动态负载)之间的转变相关联地发生。在相位内插器输出处的短时脉冲波干扰可在例如电流模式逻辑(cml)等下游逻辑中产生不利影响(例如，不可预测性)。
17.本公开的各方面通过提供具有静态负载(例如，被配置成输出dc信号的电流负载)和动态负载(例如，被配置成输出ac信号的电流负载)两者的相位内插器来解决以上和其它不足。为了避免在输出处的短时脉冲波干扰，根据本公开的混频器可最初通过静态负载操作，这可防止来自相位内插器的后续级/组件的信号以不可预测的方式行动。混频器可随后转变到通过动态负载操作。在转变到动态模式操作期间，混频器可通过静态负载和动态负载两者操作，直到动态负载的输出信号变得稳定和/或到动态负载的输入信号已达到特定值/阈值为止。可以受控(例如，渐进)速率执行转变，以便避免短时脉冲波干扰。一旦动态负
载的输出信号稳定，静态负载便可被停用以利用与动态负载相关联的减小的占空比失真和/或inl误差。
18.图1示出根据本公开的一些实施例的包含相位内插器组件113的实例计算系统100。在此实例中，相位内插器组件113在存储器子系统110内；然而，实施例不限于此。举例来说，本文中所描述的相位内插器组件可在各种其它类型的电子系统和/或电路内使用。如图1中所展示，存储器子系统110可包含媒体，例如一或多个易失性存储器装置(例如，存储器装置140)、一或多个非易失性存储器装置(例如，存储器装置130)或此类的组合。
19.存储器子系统110可为存储装置、存储器模块，或存储装置与存储器模块的混合。存储装置的实例包含固态驱动器(ssd)、快闪驱动器、通用串行总线(usb)快闪驱动器、嵌入式多媒体控制器(emmc)驱动器、通用快闪存储(ufs)驱动器、安全数字(sd)卡，以及硬盘驱动器(hdd)。存储器模块的实例包含双列直插式存储器模块(dimm)、小型dimm(so-dimm)，以及各种类型的非易失性双列直插式存储器模块(nvdimm)。
20.计算系统100可为计算装置，例如台式计算机、膝上型计算机、服务器、网络服务器、移动装置、交通工具(例如，飞机、无人驾驶飞机、火车、汽车或其它运输工具)、启用物联网(iot)的装置、嵌入式计算机(例如，包含于交通工具、工业设备或联网的商业装置中的一者)，或包含存储器和处理装置的此类计算装置。
21.计算系统100可包含耦合到一或多个存储器子系统110的主机系统120。在一些实施例中，主机系统120耦合到不同类型的存储器子系统110。图1示出耦合到一个存储器子系统110的主机系统120的一个实例。如本文中所使用，“耦合到”或“与
……
耦合”通常是指组件之间的连接，其可为间接通信连接或直接通信连接(例如，不具有中间组件)，无论有线或无线，包含例如电连接、光学连接、磁性连接等连接。
22.主机系统120可包含处理器芯片组和由所述处理器芯片组执行的软件栈。处理器芯片组可包含一或多个核心、一或多个高速缓存器、存储器控制器(例如，ssd控制器)以及存储协议控制器(例如，pcie控制器、sata控制器)。主机系统120使用存储器子系统110，例如以将数据写入到存储器子系统110以及从存储器子系统110读取数据。
23.主机系统120可经由物理主机接口耦合到存储器子系统110。物理主机接口的实例包含但不限于串行高级技术附件(sata)接口、外围组件互连高速(pcie)接口、通用串行总线(usb)接口、光纤信道、串行附接的scsi(sas)、小型计算机系统接口(scsi)、双数据速率(ddr)存储器总线、双列直插式存储器模块(dimm)接口(例如，支持双数据速率(ddr)的dimm套接接口)、开放nand快闪接口(onfi)、双数据速率(ddr)、低功率双数据速率(lpddr)或任何其它接口。物理主机接口可用于在主机系统120与存储器子系统110之间传输数据。在存储器子系统110通过pcie接口与主机系统120耦合时，主机系统120可进一步利用nvm高速(nvme)接口来存取组件(例如，存储器装置130)。物理主机接口可提供接口用于在存储器子系统110与主机系统120之间传送控制、地址、数据以及其它信号。图1示出存储器子系统110作为实例。一般来说，主机系统120可经由同一通信连接、多个单独通信连接和/或通信连接的组合来存取多个存储器子系统。
24.存储器装置130、140可包含不同类型的非易失性存储器装置和/或易失性存储器装置的任何组合。易失性存储器装置(例如，存储器装置140)可为但不限于随机存取存储器(ram)，例如动态随机存取存储器(dram)和同步动态随机存取存储器(sdram)。
25.非易失性存储器装置(例如，存储器装置130)的一些实例包含与非(nand)类型快闪存储器和就地写入存储器，例如三维交叉点(“3d交叉点”)存储器装置，其为非易失性存储器单元的交叉点阵列。非易失性存储器的交叉点阵列可结合可堆叠交叉网格化数据存取阵列而基于体电阻的变化来执行位存储。另外，与许多基于快闪的存储器相比，交叉点非易失性存储器可执行就地写入操作，其中可在不事先擦除非易失性存储器单元的情况下对非易失性存储器单元进行编程。nand类型快闪存储器包含例如二维nand(2d nand)和三维nand(3d nand)。
26.存储器装置130、140中的每一者可包含一或多个存储器单元阵列。一种类型的存储器单元，例如单层单元(slc)可每单元存储一个位。其它类型的存储器单元，例如多层单元(mlc)、三层单元(tlc)、四层单元(qlc)和五层单元(plc)可每单元存储多个位。在一些实施例中，存储器装置130中的每一者可包含一或多个存储器单元阵列，例如，slc、mlc、tlc、qlc或此类的任何组合。在一些实施例中，特定存储器装置可包含存储器单元的slc部分，以及mlc部分、tlc部分、qlc部分或plc部分。存储器装置130的存储器单元可分组为可指代用以存储数据的存储器装置的逻辑单元的页。在一些类型的存储器(例如，nand)的情况下，可将页分组以形成块。
27.尽管描述了非易失性存储器装置，例如非易失性存储器单元和nand类型的存储器(例如，2d nand、3d nand)的三维交叉点阵列，但存储器装置130可基于任何其它类型的非易失性存储器或存储装置，例如只读存储器(rom)、相变存储器(pcm)、自选存储器、其它基于硫属化物的存储器、铁电晶体管随机存取存储器(fetram)、铁电随机存取存储器(feram)、磁随机存取存储器(mram)、自旋转移力矩(stt)-mram、导电桥接ram(cbram)、电阻性随机存取存储器(rram)、基于氧化物的rram(oxram)、或非(nor)快闪存储器，以及电可擦除可编程只读存储器(eeprom)。
28.存储器子系统控制器115(或为简单起见，控制器115)可与存储器装置130进行通信以执行例如在存储器装置130处读取数据、写入数据或擦除数据之类的操作以及其它此类操作。存储器子系统控制器115可包含硬件，例如一或多个集成电路和/或离散组件、缓冲器存储器或其组合。硬件可包含具有用以执行本文中所描述的操作的专用(即，硬编码)逻辑的数字电路系统。存储器子系统控制器115可为微控制器、专用逻辑电路系统(例如，现场可编程门阵列(fpga)、专用集成电路(asic)等)或其它合适的处理器。
29.存储器子系统控制器115可包含被配置成执行存储在本地存储器119中的指令的处理器117(例如，处理装置)。在所示出的实例中，存储器子系统控制器115的本地存储器119包含嵌入式存储器，所述嵌入式存储器被配置成存储用于执行控制存储器子系统110的操作，包含处置存储器子系统110与主机系统120之间的通信，的各种过程、操作、逻辑流和例程的指令。
30.在一些实施例中，本地存储器119可包含存储存储器指针、所提取的数据等的存储器寄存器。本地存储器119还可包含用于存储微码的只读存储器(rom)。虽然图1中的实例存储器子系统110已示出为包含存储器子系统控制器115，但是在本公开的另一实施例中，存储器子系统110不包含存储器子系统控制器115，而是可依赖于外部控制(例如，由外部主机提供，或由与存储器子系统分离的处理器或控制器提供)。
31.一般来说，存储器子系统控制器115可从主机系统120接收命令或操作，且可将命
令或操作转换为指令或适当命令以实现对存储器装置130和/或存储器装置140的期望存取。存储器子系统控制器115可负责其它操作，例如耗损均衡操作、垃圾收集操作、错误检测和错误校正码(ecc)操作、加密操作、高速缓存操作，以及与存储器装置130相关联的逻辑地址(例如，逻辑块地址(lba)、名称空间)与物理地址(例如，物理块地址、物理媒体位置等)之间的地址转换。存储器子系统控制器115可进一步包含主机接口电路系统以经由物理主机接口与主机系统120进行通信。主机接口电路系统可将从主机系统接收到的命令转换成命令指令以存取存储器装置130和/或存储器装置140，以及将与存储器装置130和/或存储器装置140相关联的响应转换成用于主机系统120的信息。
32.存储器子系统110还可包含未示出的额外电路系统或组件。在一些实施例中，存储器子系统110可包含高速缓存器或缓冲器(例如，dram)和地址电路系统(例如，行解码器和列解码器)，所述地址电路系统可从存储器子系统控制器115接收地址并对所述地址进行解码以存取存储器装置130和/或存储器装置140。
33.在一些实施例中，存储器装置130包含与存储器子系统控制器115一起操作以对存储器装置130的一或多个存储器单元执行操作的本地媒体控制器135。外部控制器(例如，存储器子系统控制器115)可在外部管理存储器装置130(例如，对存储器装置130执行媒体管理操作)。在一些实施例中，存储器装置130是受管理存储器装置，其为与用于相同存储器装置封装内的媒体管理的本地控制器(例如，本地控制器135)组合的原始存储器装置。受管理存储器装置的实例是受管理nand(mnand)装置。
34.如图1中所展示，根据本公开的实施例，存储器子系统110可包含相位内插组件113(例如，相位内插器)。相位内插组件113可包含混频器114和定时电路系统111。尽管为了不混淆图式而未在图1中展示，相位内插组件113和/或混频器114可包含各种电路系统以促进和/或安排本文中所描述的操作。
35.混频器114可被配置成基于例如从主机120接收到的主时钟和/或参考时钟而产生内部取样时钟(例如，时钟信号)，且将所产生的取样时钟提供到相位内插组件113的其它组件和/或后续级，例如电流模式逻辑(cml)式电路和/或包含缓冲器(cml缓冲器)、分隔器、触发器等的状态机。尽管实施例不限于此，但在混频器112处产生的内部取样时钟可为彼此异相的多个差分时钟信号。举例来说，两个差分时钟可为180
°
异相。
36.响应于从混频器114接收到取样时钟，相位内插组件113的后续级可基于所接收的取样时钟而将取样时钟的相位调整为精细增量和/或进一步产生辅助时钟。举例来说，相位内插组件113的分隔器(例如，分频器)可基于从混频器114接收到的差分时钟信号而进一步产生在每一象限中与彼此异相90
°
的正交时钟信号。尽管实施例不限于此，但相位内插器120可具有每一时钟相位512步的粒度(例如，从时钟周期的第一上升沿到时钟周期的第二上升沿为512步)。举例来说，象限时钟信号的第一时钟信号可在步长0处开始上升，象限时钟信号的第二时钟信号可在步长128处开始上升，象限时钟信号的第三时钟信号可在步长256处开始上升，并且象限时钟信号的第四时钟信号可在步长384处开始上升。在相位内插组件113处产生的正交时钟信号可在宽带频率范围(例如，2.5吉兆赫(ghz)至5ghz)中操作，以符合当前技术发展水平的电路和例如ddr存储器子系统等系统的高带宽要求。
37.混频器114可包含电流负载，例如如图1中所示出的静态负载116和动态负载118。混频器114可在各种操作模式中操作。举例来说，在第一操作模式(例如，dc模式)中，混频器
114可仅通过静态负载116操作，并且在第二操作模式(例如，ac模式)中，混频器114可仅通过动态负载118操作。混频器114可以受控速率在那些操作模式当中转变/切换，以便不会在输出处引入短时脉冲波干扰。作为实例，混频器114可最初在第一操作模式中操作，例如仅通过静态负载114操作。在稍后的点处，启用动态负载118且在相应受控速率下停用静态负载以便在第二操作模式中操作，例如仅通过动态负载118操作。
38.相位内插113可进一步包含定时器111，所述定时器可用于确定与启用/停用负载116和118相关联的定时。结合图2至5描述如何在那些操作模式中操作混频器114和/或如何在那些操作模式当中转变(和/或切换)的其它细节。
39.在一些实施例中，存储器子系统控制器115包含相位内插组件113的至少一部分。举例来说，存储器子系统控制器115可包含被配置成执行存储于本地存储器119中的用于执行本文中所描述的操作的指令的处理器117(处理装置)。在一些实施例中，相位内插组件113是主机系统120、应用程序或操作系统的部分。
40.在非限制性实例中，相位内插器(例如，相位内插组件113)的混频器(例如，混频器114)可包含具有提供到相位内插器的后续级(例如，诸如分隔器等状态机)的输出信号的动态负载(例如，动态负载118)。动态负载被配置成将ac信号提供到相位内插器的后续级作为输入时钟信号。混频器可进一步包含静态负载(例如，静态负载116)，所述静态负载具有与动态负载的相应输出信号并联地提供到相位内插器的后续级的输出信号，所述静态负载被配置成暂时将dc信号提供到相位内插器以替代相应ac信号以防止相位内插器的后续级的输出信号为不可预测的。在一些实施例中，动态负载为源极跟随器负载，所述源极跟随器负载进一步包括n型金属氧化物半导体(nmos)晶体管。在一些实施例中，静态负载为电阻负载，所述电阻负载进一步包括p型金属氧化物半导体(pmos)晶体管。
41.混频器114可包含耦合到相位内插器的后续级的一对动态负载(例如，图2和图4中分别示出的动态负载218/418)。混频器114可进一步包含与所述对动态负载并联地耦合到相位内插器的后续级的一对静态负载(例如，图2和图4中分别示出的静态负载216/416)。
42.继续此实例，动态负载和静态负载可经由一对互补信号线耦合到相位内插器的后续级。此外，静态负载可包含经由共模电阻器(例如，图4中示出的共模电阻器443)耦合到电源信号的一对电阻负载。
43.在另一非限制性实例中，系统(例如，计算系统100)可包含相位内插器(例如，相位内插组件113)的耦合到相位内插器的后续级(例如，诸如分隔器等状态机)的混频器(例如，混频器114)。混频器114可包含被配置成输出dc信号的静态负载(例如，静态负载116)以及被配置成输出ac信号的动态负载(例如，动态负载118)。系统可进一步包含处理装置(例如，处理器117)。处理装置可被配置成使混频器启用静态负载以将dc信号提供到相位内插器的后续级。处理装置可进一步被配置成使混频器将提供到动态负载的输入信号斜升(例如，增大)以使动态负载输出ac信号，同时dc信号正被提供到相位内插器。处理装置可进一步被配置成在提供到动态负载的输入信号的电压电平达到特定值之后使混频器逐渐调整提供到静态负载的输入信号的电压电平以停用静态负载。
44.在一些实施例中，相位内插器的后续级可包含多个分隔器。在此实例中，处理资源被配置成使相位内插器在静态负载被启用时复位所述多个分隔器。
45.在一些实施例中，静态负载可包含源极跟随器负载。当提供到动态负载的输入信
号斜升时，所述源极跟随器负载可被停用。在一些实施例中，静态负载可包含电阻负载。在此实例中，处理装置被配置成使供应到电阻负载的输入信号(例如，电阻负载418和/或图5中示出的信号554的偏置电压)斜升。此外，在此实例中，当提供到电阻负载的输入信号斜升时，所述电阻负载可被停用。此外，在静态负载为电阻负载的此实例中，提供到电阻负载的输入信号可为施加到电阻负载的晶体管的栅极电压。
46.在一些实施例中，混频器可经由一对互补信号线(例如，图2中示出的所述对互补信号线226)耦合到相位内插器的后续级。所述对互补信号线经由电容器(例如，图2中示出的电容器228)彼此耦合。在一些实施例中，处理装置可被配置成指示输入信号的电压电平已达到特定值并且动态负载的输出信号已基于定时器而进入稳定状态(例如，已稳定)。
47.在一些实施例中，相位内插器的后续级可包含分隔器。在此实例中，混频器可被配置成提供一对差分时钟信号，并且分隔器可被配置成基于从混频器接收到的所述对差分时钟信号而产生正交时钟信号。
48.图2示出根据本公开的一些实施例的相位内插器(例如，图1中示出的相位内插组件113)的实例混频器214，所述混频器包含静态负载216-1和216-2(统称为静态负载216)以及动态负载218-1和218-2(统称为动态负载218)。图2中展示的实例混频器214、静态负载216和动态负载218可对应于结合图1分别示出的混频器114、静态负载116和动态负载118。在一些实施例中，图2中示出的静态负载216可为源极跟随器负载。
49.如图2中所示出，静态负载216可分别包含电阻器和晶体管。静态负载216的相应电阻器可为栅极电阻器，且可各自为可调整(例如，可调适和/或可变)电阻器。尽管实施例不限于此，但静态负载216中的每一者的晶体管可为nmos晶体管。动态负载218可分别包含放大器(例如，运算跨导放大器)和独立电流源(例如，产生器)。
50.如图2中所示出，静态负载216和动态负载218耦合到电源信号线221，以使得在混频器214的操作期间，静态负载216和动态负载218被配置成经由电源信号线221接收电源信号(“vdda”)。静态负载216分别耦合到信号线223以接收启用静态负载216的启用信号(“load_enable”)和/或停用静态负载216的停用信号。动态负载218分别耦合到信号线225以(例如，从图1中示出的存储器子系统控制器115和/或主机系统120)接收主时钟信号(“vcm_in”)。如本文中进一步描述，信号线223和225可用于分别启用/停用静态负载216和/或动态负载218。
51.如图2中进一步示出，静态负载216的相应输出信号线与动态负载218的相应输出信号线并联地耦合到一对互补信号线226-1和226-2(统称为一对互补信号线226)。所述对互补信号线226经由电容器228彼此耦合且耦合到相位内插器(例如，图1中示出的相位内插组件113)的后续级，例如电流模式逻辑(cml)式电路和/或包含缓冲器(cml缓冲器)、分隔器、触发器等的状态机。
52.图3为示出根据本公开的一些实施例的到混频器(例如，图2中示出的混频器214)的静态负载(例如，图2中示出的静态负载216)和动态负载(例如，图2中示出的动态负载218)的相应输入电压的电压电平中的变化的曲线图331。信号332可对应于经由信号线223施加到静态负载216的偏置电压，并且信号334可对应于经由图2中示出的信号线225施加到动态负载218的信号。
53.混频器214可在第一操作模式中操作，在所述第一操作模式中混频器214仅通过静
态负载216操作。为了在第一操作模式中操作混频器214，可通过将vdda(例如，对应于信号332的多达图5中示出的点c的电压电平)施加到静态负载216的相应晶体管的栅极来启用静态负载216，并且可通过施加对应于vssa(例如，接地电压)的信号来停用动态负载218，这仅留下在混频器214中处于活动状态的静态负载216且使混频器214表现为缓冲器。所启用的静态负载216输出dc信号。
54.在第一操作模式期间，混频器214输出具有静态(例如，恒定)电压电平的相应互补信号。举例来说，在第一操作模式期间，可将耦合到所述对互补信号226中的一者的信号驱动为较低(例如，设定成“1”)，并且可将耦合到所述对互补信号226中的另一者的信号驱动为较高(例如，设定为“0”)。在一些实施例中，可在第一操作模式期间复位相位内插器的各种组件(例如，图1中示出的相位内插组件113)，例如分隔器。
55.随后，已在第一操作模式中操作的混频器214可转变到在第二操作模式中操作，在所述第二操作模式中混频器214仅通过动态负载218操作。为了将混频器214的操作从第一操作模式转变到第二操作模式，信号334可以受控速率斜升以启用动态负载218，如从图3中示出的点a至点b所展示。举例来说，信号334可在200纳秒(ns)内大致从0伏(v)斜升到0.6v。
56.如本文中所示出，所启用的动态负载218输出ac信号。斜升信号334可使从动态负载218输出的ac信号的电压电平上升/增大，这可进一步停用静态负载216。信号334可斜升到特定电压电平(例如，信号334在图3中示出的点b之后的电压电平)且此后可保持恒定(例如，稳定)。一旦信号334的电压电平稳定，例如稳定在图3中示出的点c处，信号332便可以受控速率斜降(例如，减小)到vssa(例如，接地电压)以停用静态负载216，这减少/消除通过静态负载216的泄漏。举例来说，信号332可在100ns内大致从1.1v斜降到0v。
57.在第二操作模式期间，混频器214可经由所述对互补信号线226输出内部取样时钟信号。如本文中所描述，内部取样时钟信号可进一步调整为精细增量和/或用于在相位内插器的后续级(例如，诸如分隔器等状态机)处产生例如正交时钟信号。
58.定时器可用于确定何时开始停用/斜降信号332(例如，在图3中示出的点c处)。举例来说，当进入第一操作模式时，可启动定时器，并且当定时器指示特定时间段已逝时，信号332可开始斜降。所述时间段可足以允许斜升信号334稳定。
59.图4示出根据本公开的一些实施例的相位内插器(例如，图1中示出的相位内插组件113)的实例混频器414，所述混频器包含静态负载416-1和416-2(统称为静态负载416)以及动态负载418-1和418-2(统称为动态负载418)。图4中展示的实例混频器414、静态负载416和动态负载418可对应于结合图1分别示出的混频器114、静态负载116和动态负载118。在一些实施例中，图4中示出的静态负载416可为电阻负载。
60.如图4中所示出，静态负载416可分别包含电阻器和晶体管。尽管实施例不限于此，但静态负载416中的每一者的晶体管可为pmos晶体管。动态负载418可分别包含放大器(例如，运算跨导放大器)和独立电流源(例如，产生器)。
61.如图4中所示出，电源信号线442耦合到静态负载416(经由共模电阻器443)且耦合到动态负载418，以使得在混频器414的操作期间，静态负载416和动态负载418被配置成经由电源信号线442接收电源信号(“vdda”)。静态负载416耦合到相应信号线444-1和444-2以接收启用静态负载416的启用信号(“load_enable”)和/或停用静态负载416的停用信号。动态负载418分别耦合到信号线446以(例如，从图1中示出的主机系统120)接收主时钟信号
(“vcm_in”)。如本文中进一步描述，信号线444-1、444-2和446可用于分别启用/停用静态负载416和/或动态负载418。
62.如图4中进一步示出，静态负载416的相应输出信号线与动态负载418的相应输出信号线并联地耦合到一对互补信号线447-1和447-2(统称为一对互补信号线447)。所述对互补信号线447经由电容器248彼此耦合且耦合到相位内插器(例如，图1中示出的相位内插组件113)的后续级，例如电流模式逻辑(cml)式电路和/或包含缓冲器(cml缓冲器)、分隔器、触发器等的状态机。
63.图5为示出根据本公开的一些实施例的到混频器(例如，图4中示出的混频器414)的静态负载(例如，图4中示出的静态负载416)和动态负载(例如，图4中示出的动态负载418)的相应输入电压的电压电平中的变化的曲线图551。信号552可对应于经由信号线444-1和444-2施加到静态负载416的偏置电压，并且信号554可对应于经由信号线446施加到动态负载418的信号。
64.混频器414可在第一操作模式中操作，在所述第一操作模式中仅启用静态负载416，如本文中所描述。为了在第一操作模式中操作混频器414，可通过将接地电压(例如，0v和/或信号552的多达图5中示出的点b的电压电平)施加到静态负载416的相应晶体管的栅极来启用静态负载416，并且可通过施加对应于vssa(例如，接地电压)的信号来停用动态负载418，这仅留下在混频器414中处于活动状态的静态负载416且使混频器414表现为缓冲器。所启用的静态负载416输出dc信号。
65.在第一操作模式期间，混频器414输出具有静态(例如，恒定)电压电平的相应信号。举例来说，在第一操作模式期间，可将耦合到所述对互补信号447中的一者的信号驱动为较低(例如，设定成“1”)，并且可将耦合到所述对互补信号447中的另一者的信号驱动为较高(例如，设定为“0”)。在一些实施例中，可在第一操作模式期间复位相位内插器的各种组件(例如，图1中示出的相位内插组件113)，例如分隔器。
66.随后，已在第一操作模式中操作的混频器414可转变到在第二操作模式中操作，在所述第二操作模式中仅启用动态负载418，如本文中所描述。为了将混频器414的操作从第一操作模式转变到第二操作模式，信号552可以受控速率斜升到特定电压电平(例如，信号552在图5中示出的点c之后的电压电平)且此后可保持恒定(例如，稳定)，如图5中所示出。举例来说，信号552可在0.10微秒(us)内大致从0.1v斜升到0.7v。
67.斜升信号552可启用动态负载418。随后，从图5中示出的点b开始，信号554可以受控速率斜升到vdda且此后可保持恒定(例如，在图5中示出的点d之后)，这停用静态负载416且消除来自静态负载416的信号路径。举例来说，信号554可在0.64us内大致从0v斜升到1v。如本文中所描述，可基于由定时器指示的时间段(例如，从第一操作模式的起点到图5中示出的点b)而确定何时开始停用信号554。由定时器指示/计数的时间段可足以允许斜变信号552稳定。如本文中所描述，混频器414可在第二操作模式期间经由所述对互补信号线447输出内部取样时钟信号，并且内部取样时钟信号可进一步调整为精细增量和/或用于在相位内插器的后续级(例如，诸如分隔器等状态机)处产生例如正交时钟信号。
68.图6为根据本公开的一些实施例的与供相位内插器进行模式转变的方法660相对应的流程图。方法660可由处理逻辑执行，所述处理逻辑可包含硬件(例如，处理装置、电路系统、专用逻辑、可编程逻辑、微码、装置的硬件、集成电路等)、软件(例如，在处理装置上运
行或执行的指令)，或其组合。在一些实施例中，方法660由图1的相位内插组件113执行。虽然以特定顺序或次序来展示，但除非另外指定，否则可修改过程的次序。因此，示出的实施例应仅作为实例理解，且示出的过程可以不同次序执行，并且一些过程可并行执行。此外，在各种实施例中可省略一或多个过程。因此，每个实施例中并非需要所有过程。其它过程流程是可能的。
69.在操作662处，可通过在动态负载(例如，图1中示出的动态负载118)被停用时启用混频器的静态负载(例如，图1中示出的静态负载116)而在第一操作模式中操作相位内插器(例如，图1中示出的相位内插组件113)的混频器(例如，图1中示出的混频器114)。在一些实施例中，相位内插器可进一步包含可在第一操作模式期间复位的分隔器。
70.第一操作模式可被切换到第二操作模式以使混频器在第二操作模式中操作。为了从第一操作模式切换到第二操作模式，在操作664处，被提供到混频器的动态负载的输入信号(例如，图3和图5中分别示出的信号334和/或554)的电压电平可在某一时间段内斜变。在操作666处，响应于所述时间段已逝的指示，可逐渐停用静态负载以防止相位内插器输出信号的短时脉冲波干扰。第一操作模式对应于直流(dc)模式，并且第二操作模式对应于交流(ac)模式。为了逐渐停用静态负载，可逐渐调整施加到静态负载的控制信号的电压电平。
71.图7为其中可操作本公开的实施例的实例计算机系统700的框图。举例来说，图7示出计算机系统700的实例机器，在所述计算机系统内可执行用于使机器执行本文中所论述的方法中的任何一或多者的一组指令。在一些实施例中，计算机系统700可对应于主机系统(例如，图1的主机系统120)，其包含、耦合到或利用存储器子系统(例如，图1的存储器子系统110)或可用于执行控制器的操作(例如，实行操作系统以执行对应于图1的相位内插组件113的操作)。在替代性实施例中，机器可连接(例如，联网)到lan、企业内部网、外联网和/或因特网中的其它机器。机器可作为对等(或分散式)网络环境中的对等机器或作为云计算基础设施或环境中的服务器或客户端机器而以客户端-服务器网络环境中的服务器或客户端机器的资格进行操作。
72.机器可为个人计算机(pc)、平板pc、机顶盒(stb)、个人数字助理(pda)、蜂窝式电话、网络器具、服务器、网络路由器、交换机或桥接器，或能够(依序或以其它方式)执行指定待由机器采取的动作的一组指令的任何所述机器。此外，尽管示出单个机器，但术语“机器”还应被理解为包含机器的任何合集，所述机器单独地或联合地执行一组(或多组)指令以执行本文中所论述的方法中的任何一或多者。
73.实例计算机系统700包含处理装置702、主存储器704(例如，只读存储器(rom)、快闪存储器、动态随机存取存储器(dram)，诸如同步dram(sdram)或rambus dram(rdram)，等等)、静态存储器706(例如，快闪存储器、静态随机存取存储器(sram)等)，以及数据存储系统741，以上各者经由总线730彼此通信。
74.处理装置702表示一或多个通用处理装置，例如微处理器、中央处理单元等等。更确切地说，处理装置可为复杂指令集计算(cisc)微处理器、精简指令集计算(risc)微处理器、超长指令字(vliw)微处理器或实施其它指令集的处理器，或实施指令集的组合的处理器。处理装置702还可为一或多个专用处理装置，例如专用集成电路(asic)、现场可编程门阵列(fpga)、数字信号处理器(dsp)、网络处理器等等。处理装置702被配置成实行用于执行本文中所论述的操作和步骤的指令726。计算机系统700可进一步包含网络接口装置708以
经由网络720进行通信。
75.数据存储系统741可包含机器可读存储媒体724(也被称作计算机可读媒体)，在所述机器可读存储媒体上存储有一或多组指令745或体现本文中所描述的方法或功能中的任何一或多者的软件。指令745还可在其由计算机系统700执行期间完全或至少部分地驻留在主存储器704内和/或处理装置702内，主存储器704和处理装置702也构成机器可读存储媒体。机器可读存储媒体724、数据存储系统741和/或主存储器704可对应于图1的存储器子系统110。
76.在一个实施例中，指令745包含用以实施对应于相位内插组件(例如，图1的相位内插组件113)的功能性的指令。尽管在实例实施例中将机器可读存储媒体724展示为单个媒体，但术语“机器可读存储媒体”应被认为包含单个媒体或存储一或多组指令的多个媒体。术语“机器可读存储媒体”还应被认为包含能够存储或编码供机器执行的一组指令且使机器执行本公开的方法中的任何一或多者的任何媒体。因此，应认为术语“机器可读存储媒体”包含但不限于固态存储器、光学媒体和磁性媒体。
77.已关于对计算机存储器内的数据位的操作的算法和符号表示而呈现先前详细描述的一些部分。这些算法描述和表示是数据处理领域的技术人员用以将其工作的主旨最有效地传达给所属领域的其它技术人员的方式。算法在这里并且通常被认为是产生期望结果的自洽的一系列操作。所述操作是需要对物理量进行物理操控的操作。这些量通常但未必呈能够被存储、组合、比较和以其它方式操控的电或磁信号的形式。有时，主要出于通用的原因，已证明将这些信号称为位、值、元件、符号、字符、项、编号等是方便的。
78.然而，应牢记，所有这些和类似术语应与适当物理量相关联，且仅为应用于这些量的方便标记。本公开可指计算机系统或类似电子计算装置的动作和过程，其将表示为计算机系统的寄存器和存储器内的物理(电子)量的数据操控并变换为类似地表示为计算机系统存储器或寄存器或其它此类信息存储系统内的物理量的其它数据。
79.本公开还涉及用于执行本文中的操作的设备。此设备可出于预期目的而专门构造，或其可包含通过存储在计算机中的计算机程序而被选择性地激活或重新配置的通用计算机。这种计算机程序可存储在计算机可读存储媒体中，例如但不限于任何类型的盘，包含软盘、光盘、cd-rom和磁性光盘、只读存储器(rom)、随机存取存储器(ram)、eprom、eeprom、磁卡或光卡，或适合于存储电子指令的任何类型的媒体，其各自耦合到计算机系统总线。
80.本文中呈现的算法和显示器本质上并不与任何特定计算机或其它设备相关。各种通用系统可与根据本文中的教示的程序一起使用，或其可证明构造用以执行所述方法的更专用设备是方便的。将如下文描述中所阐述的那样来呈现用于多种这些系统的结构。另外，不参考任何特定编程语言来描述本公开。应了解，可使用各种编程语言来实施本文中所描述的本公开的教示。
81.本公开可被提供为计算机程序产品或软件，其可包含其上存储有可用于编程计算机系统(或其它电子装置)以执行根据本公开的过程的指令的机器可读媒体。机器可读媒体包含用于以机器(例如，计算机)可读的形式存储信息的任何机构。在一些实施例中，机器可读(例如，计算机可读)媒体包含机器(例如，计算机)可读存储媒体，例如只读存储器(“rom”)、随机存取存储器(“ram”)、磁盘存储媒体、光学存储媒体、快闪存储器装置等。
82.在前述说明书中，已参考本公开的具体实例实施例描述了本公开的实施例。将显
而易见的是，可在不脱离如所附权利要求书中阐述的本公开的实施例的更广泛精神和范围的情况下对本公开进行各种修改。因此，应在说明性意义上而非限制性意义上看待本说明书和图式。