时钟信号的处理装置的制作方法

1.本公开的实施例涉及集成电路技术领域，具体地涉及一种时钟信号的处理装置。


背景技术：

2.在电源管理ic(integrated circuit chip，集成电路芯片)中，一些功能模块的关闭和开启、或寄存器值的设置，可通过主机经过i2c总线(也称作“i2c”)的通讯软件方式控制，同时也可以通过芯片自身触发的硬件方式控制。当芯片内的i2c利用内部时钟信号进行各种操作，同时利用主机的通讯时钟scl(serial clock line，串行时钟线路)信号进行控制时，由于两种时钟信号为异步信号，存在两种控制方式同时被触发的可能性，一旦同时触发，会对i2c模块电路造成竞争冒险，易损坏芯片。


技术实现要素：

3.本公开的实施例的目的是提供一种时钟信号的处理装置，解决了内部时钟和scl信号在i2c模块电路中的竞争冒险问题。
4.为了实现上述目的，本公开实施例提供一种时钟信号的处理装置，包括：脉冲产生模块、振荡器模块以及输出模块。其中，所述脉冲产生模块被配置为当接收到串行时钟线路scl信号的翻转边沿时，产生延迟设定时间的脉冲信号并经由第一节点向所述振荡器模块提供所述脉冲信号，以及向i2c提供所述scl信号进行软件控制；所述振荡器模块被配置为当所接收的所述脉冲信号为高电平信号时，产生延迟所述设定时间的待处理时钟信号并向所述输出模块提供所述待处理时钟信号；所述输出模块被配置为处理所述待处理时钟信号中的指定时间内的毛刺信号，输出时钟信号并向所述i2c提供所述时钟信号进行硬件控制。
5.在本公开的一些实施例中，所述脉冲产生模块包括：第一反相器、第一负脉冲发生器、第二负脉冲发生器以及第一与非门。其中，所述第一反相器的输入端耦接scl信号端，所述第一反相器的输出端耦接所述第一负脉冲发生器的输入端；所述第一负脉冲发生器的输出端耦接所述第一与非门的第一输入端，所述第一负脉冲发生器被配置为产生延迟所述设定时间的下降沿的负脉冲信号；所述第二负脉冲发生器的输入端耦接所述scl信号端，所述第二负脉冲发生器的输出端耦接所述第一与非门的第二输入端，所述第二负脉冲发生器被配置为产生延迟所述设定时间的上升沿的负脉冲信号；所述第一与非门的输出端耦接所述第一节点。
6.在本公开的一些实施例中，所述第一负脉冲发生器包括：第二反相器、第一晶体管、第二晶体管、第三晶体管、第四晶体管、第一电容、第一施密特触发器、第三反相器以及第二与非门。其中，所述第二反相器的输入端耦接所述第一负脉冲发生器的输入端，所述第二反相器的输出端耦接所述第一晶体管的控制极；所述第一晶体管的第一极耦接第一电压端，所述第一晶体管的第二极耦接所述第二晶体管的第一极；所述第二晶体管的控制极耦接所述第二反相器的输出端，所述第二晶体管的第二极耦接所述第三晶体管的第一极；所述第三晶体管的控制极耦接所述第二反相器的输出端，所述第三晶体管的第二极耦接所述
第四晶体管的第一极；所述第四晶体管的控制极耦接所述第二反相器的输出端，所述第四晶体管的第二极耦接第二电压端；所述第一电容的第一端耦接所述第四晶体管的第一极，所述第一电容的第二端耦接所述第二电压端；所述第一施密特触发器的输入端耦接所述第一电容的第一端，所述第一施密特触发器的输出端耦接所述第三反相器的输入端；所述第三反相器的输出端耦接所述第二与非门的第一输入端；所述第二与非门的第二输入端耦接所述第一负脉冲发生器的输入端，所述第二与非门的输出端耦接所述第一负脉冲发生器的输出端。
7.在本公开的一些实施例中，所述第二负脉冲发生器包括：第四反相器、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第二电容、第二施密特触发器、第五反相器以及第三与非门。其中，所述第四反相器的输入端耦接所述第二负脉冲发生器的输入端，所述第四反相器的输出端耦接所述第五晶体管的控制极；所述第五晶体管的第一极耦接第一电压端，所述第五晶体管的第二极耦接所述第六晶体管的第一极；所述第六晶体管的控制极耦接所述第四反相器的输出端，所述第六晶体管的第二极耦接所述第七晶体管的第一极；所述第七晶体管的控制极耦接所述第四反相器的输出端，所述第七晶体管的第二极耦接所述第八晶体管的第一极；所述第八晶体管的控制极耦接所述第四反相器的输出端，所述第八晶体管的第二极耦接第二电压端；所述第二电容的第一端耦接所述第八晶体管的第一极，所述第二电容的第二端耦接所述第二电压端；所述第二施密特触发器的输入端耦接所述第二电容的第一端，所述第二施密特触发器的输出端耦接所述第五反相器的输入端；所述第五反相器的输出端耦接所述第三与非门的第一输入端；所述第三与非门的第二输入端耦接所述第二负脉冲发生器的输入端，所述第三与非门的输出端耦接所述第二负脉冲发生器的输出端。
8.在本公开的一些实施例中，当所述毛刺信号为高电平毛刺信号时，所述输出模块包括：上升沿延时模块。所述上升沿延时模块的输入端耦接所述输出模块的输入端，所述上升沿延时模块的输出端耦接所述输出模块的输出端，所述上升沿延时模块被配置为过滤所述待处理时钟信号中所述指定时间的所述高电平毛刺信号。
9.在本公开的一些实施例中，当所述毛刺信号为低电平毛刺信号时，所述输出模块包括：下降沿延时模块。所述下降沿延时模块的输入端耦接所述输出模块的输入端，所述下降沿延时模块的输出端耦接所述输出模块的输出端，所述下降沿延时模块被配置为过滤所述待处理时钟信号中所述指定时间的所述低电平毛刺信号。
10.在本公开的一些实施例中，所述设定时间为大于或等于20ns。
11.在本公开的一些实施例中，所述指定时间为5ns。
12.在本公开的一些实施例中，所述第一晶体管、第二晶体管、第三晶体管均为pmos晶体管，所述第四晶体管为nmos晶体管。
13.在本公开的一些实施例中，所述第五晶体管、第六晶体管、第七晶体管均为pmos晶体管，所述第八晶体管为nmos晶体管。
14.通过上述技术方案，当接收到scl信号的翻转边沿，时钟信号延时设定时间之后再进行翻转，保证了软硬件控制同时到来时，可利用scl信号先实现软件控制，延时设定时间后再利用时钟信号clk实现硬件控制，避免了scl信号与时钟信号clk的竞争冒险。
15.本公开的实施例的其它特征和优点将在随后的具体实施方式部分予以详细说明。
附图说明
16.附图是用来提供对本公开的实施例的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本公开的实施例，但并不构成对本公开的实施例的限制。在附图中：
17.图1是scl信号与内部时钟信号clk分别独立地输入到i2c模块进行控制的示意图；
18.图2是根据本公开的实施例的时钟信号的处理装置200的示意性框图；
19.图3是根据本公开的实施例的时钟信号的处理装置200的示例性电路图；
20.图4是根据本公开的实施例的上升沿延时模块的示例性电路图；
21.图5是根据本公开的实施例的scl信号与时钟信号clk对比波形示意图。
22.附图中的元素是示意性的，没有按比例绘制。
具体实施方式
23.为了使本公开的实施例的目的、技术方案和优点更加清楚，下面将结合附图，对本公开的实施例的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域技术人员在无需创造性劳动的前提下所获得的所有其它实施例，也都属于本公开保护的范围。
24.除非另外定义，否则在此使用的所有术语(包括技术和科学术语)具有与本公开主题所属领域的技术人员所通常理解的相同含义。进一步将理解的是，诸如在通常使用的词典中定义的那些的术语应解释为具有与说明书上下文和相关技术中它们的含义一致的含义，并且将不以理想化或过于正式的形式来解释，除非在此另外明确定义。如在此所使用的，将两个或更多部分“连接”或“耦接”到一起的陈述应指这些部分直接结合到一起或通过一个或多个中间部件结合。
25.在本公开的所有实施例中，由于金属氧化物半导体(mos)晶体管的源极和漏极是对称的，并且n型晶体管和p型晶体管的源极和漏极之间的导通电流方向相反，因此在本公开的实施例中，将mos晶体管的受控中间端称为控制极，将mos晶体管的其余两端分别称为第一极和第二极。本公开的实施例中所采用的晶体管主要是开关晶体管。此外，为便于统一表述，在上下文中，将双极型晶体管(bjt)的基极称为控制极，将bjt的发射极称为第一极，将bjt的集电极称为第二极。另外，诸如“第一”和“第二”的术语仅用于将一个部件(或部件的一部分)与另一个部件(或部件的另一部分)区分开。
26.图1示出了scl信号与内部时钟信号clk分别独立地输入到i2c模块进行控制的示意图。其中，振荡器osc输出内部时钟信号clk提供至i2c模块，scl信号直接提供至i2c模块，当scl信号与内部时钟信号clk同时出现上升沿时，会造成i2c模块内部产生错误的状态，造成竞争冒险。
27.本公开的实施例提出了一种时钟信号的处理装置。该装置处理得到的时钟信号一旦遇到scl信号的翻转边沿，将会延时一段时间再翻转，从而可以保证在软硬件控制同时到来时，利用scl信号先实现软件控制，延时一段i2c可处理的时间后，利用时钟信号实现i2c的硬件控制，从而避免时钟信号和scl信号的竞争冒险。图2示出了根据本公开的实施例的时钟信号的处理装置200的示意性框图。如图2所示，时钟信号的处理装置200可包括：脉冲产生模块210、振荡器模块220以及输出模块230。
28.脉冲产生模块210可耦接振荡器模块220。所述脉冲产生模块210可被配置为当接收到scl信号的翻转边沿时，产生延迟设定时间的脉冲信号并经由第一节点n1向所述振荡器模块220提供所述脉冲信号，以及向i2c提供所述scl信号进行软件控制。
29.振荡器模块220可耦接脉冲产生模块210和输出模块230。所述振荡器模块220可被配置为当所接收的所述脉冲信号为高电平信号时，产生延迟所述设定时间的待处理时钟信号clk0并向所述输出模块提供所述待处理时钟信号clk0。也就是说，当所述脉冲信号为高电平信号时，所述待处理时钟信号clk0没有变化，其保持之前所述设定时间的的信号状态。
30.输出模块230可耦接振荡器模块220。所述输出模块230可被配置为处理所述待处理时钟信号clk0中的指定时间的毛刺信号，输出时钟信号clk并向所述i2c提供所述时钟信号clk进行硬件控制。
31.根据本公开的实施例的时钟信号的处理装置，当接收到scl信号的翻转边沿，时钟信号延时设定时间之后再进行翻转，保证了软硬件控制同时到来时，可利用scl信号先实现软件控制，延时设定时间后再利用时钟信号clk实现硬件控制，避免了scl信号与时钟信号clk的竞争冒险。
32.图3示出了根据本公开的实施例的时钟信号的处理装置200的示例性电路图。如图3所示，所述脉冲产生模块210可包括：第一反相器d1、第一负脉冲发生器211、第二负脉冲发生器212以及第一与非门g1。其中，所述第一反相器d1的输入端耦接scl信号端，所述第一反相器d1的输出端耦接所述第一负脉冲发生器211的输入端。所述第一负脉冲发生器211的输出端耦接所述第一与非门g1的第一输入端，所述第一负脉冲发生器被配置为产生延迟所述设定时间的下降沿的负脉冲信号。所述第二负脉冲发生器212的输入端耦接所述scl信号端，所述第二负脉冲发生器212的输出端耦接所述第一与非门g1的第二输入端，所述第二负脉冲发生器212被配置为产生延迟所述设定时间的上升沿的负脉冲信号。所述第一与非门g1的输出端耦接所述第一节点n1。
33.具体的，所述第一负脉冲发生器211可包括：第二反相器d2、第一晶体管m1、第二晶体管m2、第三晶体管m3、第四晶体管m4、第一电容c1、第一施密特触发器i1、第三反相器d3以及第二与非门g2。其中，所述第二反相器d2的输入端耦接所述第一负脉冲发生器211的输入端，所述第二反相器d2的输出端耦接所述第一晶体管m1的控制极。所述第一晶体管m1的第一极耦接第一电压端v1，所述第一晶体管m1的第二极耦接所述第二晶体管m2的第一极。所述第二晶体管m2的控制极耦接所述第二反相器d2的输出端，所述第二晶体管m2的第二极耦接所述第三晶体管m3的第一极。所述第三晶体管m3的控制极耦接所述第二反相器d2的输出端，所述第三晶体管m3的第二极耦接所述第四晶体管m4的第一极。所述第四晶体管m4的控制极耦接所述第二反相器d2的输出端，所述第四晶体管m4的第二极耦接第二电压端v2。所述第一电容c1的第一端耦接所述第四晶体管m4的第一极，所述第一电容c1的第二端耦接所述第二电压端v2。所述第一施密特触发器i1的输入端耦接所述第一电容c1的第一端，所述第一施密特触发器i1的输出端耦接所述第三反相器d3的输入端。所述第一施密特触发器i1可防止第一负脉冲发生器211的输入端在中间电平波动过程中输出毛刺。所述第三反相器d3的输出端耦接所述第二与非门g2的第一输入端。所述第二与非门g2的第二输入端耦接所述第一负脉冲发生器211的输入端，所述第二与非门g2的输出端耦接所述第一负脉冲发生器211的输出端。
34.所述第二负脉冲发生器212可包括：第四反相器d4、第五晶体管m5、第六晶体管m6、第七晶体管m7、第八晶体管m8、第二电容c2、第二施密特触发器i2、第五反相器d5以及第三与非门g3。其中，所述第四反相器d4的输入端耦接所述第二负脉冲发生器212的输入端，所述第四反相器d4的输出端耦接所述第五晶体管m5的控制极。所述第五晶体管m5的第一极耦接第一电压端v1，所述第五晶体管m5的第二极耦接所述第六晶体管m6的第一极。所述第六晶体管m6的控制极耦接所述第四反相器d4的输出端，所述第六晶体管m6的第二极耦接所述第七晶体管m7的第一极。所述第七晶体管m7的控制极耦接所述第四反相器d4的输出端，所述第七晶体管m7的第二极耦接所述第八晶体管m8的第一极。所述第八晶体管m8的控制极耦接所述第四反相器d4的输出端，所述第八晶体管m8的第二极耦接第二电压端v2。所述第二电容c2的第一端耦接所述第八晶体管m8的第一极，所述第二电容c2的第二端耦接所述第二电压端v2。所述第二施密特触发器i2的输入端耦接所述第二电容c2的第一端，所述第二施密特触发器i2的输出端耦接所述第五反相器d5的输入端。同样，所述第二施密特触发器i2可防止第二负脉冲发生器212的输入端在中间电平波动过程中输出毛刺。所述第五反相器d5的输出端耦接所述第三与非门g3的第一输入端。所述第三与非门g3的第二输入端耦接所述第二负脉冲发生器212的输入端，所述第三与非门g3的输出端耦接所述第二负脉冲发生器212的输出端。
35.其中，在本公开实施例的一种实施方式中，当所述毛刺信号为高电平毛刺信号时，即i2c在时钟信号clk的上升沿进行操作，所述输出模块230包括：上升沿延时模块(图中未示)。所述上升沿延时模块的输入端耦接所述输出模块230的输入端，所述上升沿延时模块的输出端耦接所述输出模块230的输出端，所述上升沿延时模块被配置为过滤所述待处理时钟信号中所述指定时间的所述高电平毛刺信号。
36.另外，在本公开实施例的另一种实施方式中，当所述毛刺信号为低电平毛刺信号时，即i2c在时钟信号clk的下降沿进行操作，所述输出模块230包括：下降沿延时模块(图中未示)。所述下降沿延时模块的输入端耦接所述输出模块230的输入端，所述下降沿延时模块的输出端耦接所述输出模块230的输出端，所述下降沿延时模块被配置为过滤所述待处理时钟信号中所述指定时间的所述低电平毛刺信号。
37.对于上述上升沿延时模块和下降沿延时模块，可以利用现有技术中惯用的延时电路进行设计，如图4所示，为上升沿延时模块的示例性电路图，输入端in耦接所述输出模块230的输入端，输出端out耦接所述输出模块230的输出端。上升沿延时模块也可以使用其他电路实现，同样下降沿延时模块也可使用其他常见的延时功能电路，具体以用户需要进行设计。
38.在图3的示例中，从第一电压端v1输入高电压信号，可以为内部供电电源，第二电压端v2接地。本公开实施例中的i2c可接受的不会产生竞争冒险的最短时间为20ns，因此，所述设定时间为大于或等于20ns。在本公开实施例中，设定时间的设置取决于具体电路要求，例如i2c的通讯频率和硬件时钟周期。所述设定时间不同过短导致i2c没有时间执行完软件命令就开始硬件控制，也不能过长导致下一个边沿不被识别，或内部时钟延时太长导致其它功能错误，在本公开实施例中可通过设计图3中的第一电容c1和第二电容c2的大小，以及第一晶体管m1至第八晶体管m8的尺寸，使得设定时间为大于或等于20ns。另外，所述指定时间可以考虑振荡器模块220里可能产生毛刺的最长时间加上一点余量，例如可将所述
指定时间设置为5ns，一般比5ns短的电平信号可能只是噪声，因此在本公开的实施例中，所述指定时间可设置为5ns。第一晶体管m1、第二晶体管m2、第三晶体管m3、第五晶体管m5、第六晶体管m6、第七晶体管m7均为pmos晶体管，第四晶体管m4和第八晶体管m8为nmos晶体管。本领域技术人员应理解，基于上述发明构思对图3所示的电路进行的变型也应落入本公开的保护范围之内。在该变型中，上述晶体管和电压端也可以具有与图3所示的示例不同的设置。
39.下面结合图3的示例来说明根据本公开的实施例的时钟信号的处理装置200的工作过程。
40.当scl信号端输入的信号为高电平信号时，经过第一反相器d1后为低电平信号，则第二与非门g2的第二输入端输入为低电平信号，不论第二与非门g2的第一输入端是高电平信号还是低电平信号，第二与非门g2的输出一定为高电平信号。当scl信号持续一段时间为高电平信号，则经过第一反相器d1后持续一段时间低电平信号，经过第二反相器d2持续一段时间高电平信号，第一晶体管m1至第三晶体管m3均关闭，第四晶体管m4导通，第一电容c1放电，第三反相器d3的输入为低电平信号，则第二与非门g2的第一输入端输入为高电平信号，第二与非门g2的输出为高电平信号。
41.当scl信号端输入的信号由高电平信号变为低电平信号时，第一反相器d1的输出由低电平信号变为高电平信号，第二与非门g2的第二输入端为高电平信号，此时第二与非门g2的输出取决于它的第一输入端。此前第二与非门g2的第一输入端为高电平信号，由于第二反相器d2输出由高电平信号变为低电平信号，第一晶体管m1至第三晶体管m3均导通，第四晶体管m4关闭，第一电容c1充电还未致使第三反相器d3的输入端变高，第二与非门g2的第一输入端仍为高电平信号，则此时第二与非门g2的输出仍为低电平信号。此时不论第一与非门g1的第二输入端是高电平信号还是低电平信号，第一节点n1的电位一定为高电平信号。第一节点n1的高电平信号输入振荡器模块220，在第一节点n1为高电平信号期间，振荡器模块220输出的待处理时钟信号clk0维持之间的状态不翻转。所以在scl信号的下降沿，由于第一负脉冲发生器211的作用，第一节点n1出现了一个高电平脉冲。通过设置第一电容c1与第一晶体管m1至第四晶体管m4的尺寸，从而使得第二与非门g2的输出端维持所述设定时间的低电平信号，即第一与非门g1的第一输入端维持所述设定时间的低电平信号。
42.在从scl信号端到第一节点n1的通路中，第一负脉冲发生器211和第二负脉冲发生器212只是有无经过第一反相器d1的区别，所以同理，在scl信号的上升沿，由于第二负脉冲发生器212的作用，第一节点n1出现一个高电平信号。同理，通过设置第二电容c2与第五晶体管m5至第八晶体管m8的尺寸，从而使得第三与非门g3的输出端维持所述设定时间的低电平信号，即第一与非门g1的第二输入端维持所述设定时间的低电平信号。
43.综上所述，如图5所示，在应用本公开实施例之前，时钟信号clk的波形如图5中的虚线所示，其与scl信号存在上升沿竞争冒险，而应用了本公开实施例之后，时钟信号clk的波形如图5中的实线所示，在设定时间(即时钟信号clk波形中实线与虚线之间的间隔时间)，时钟信号clk不翻转，还维持之前的状态，从而使得i2c可先利用scl信号进行软件控制，然后利用时钟信号clk进行硬件控制，解决了时钟信号clk和scl信号在i2c模块中的竞争冒险问题。
44.附图中的流程图和框图显示了根据本公开的多个实施例的装置和方法的可能实
现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或指令的一部分，所述模块、程序段或指令的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或动作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。
45.除非上下文中另外明确地指出，否则在本文和所附权利要求中所使用的词语的单数形式包括复数，反之亦然。因而，当提及单数时，通常包括相应术语的复数。相似地，措辞“包含”和“包括”将解释为包含在内而不是独占性地。同样地，术语“包括”和“或”应当解释为包括在内的，除非本文中明确禁止这样的解释。在本文中使用术语“示例”之处，特别是当其位于一组术语之后时，所述“示例”仅仅是示例性的和阐述性的，且不应当被认为是独占性的或广泛性的。
46.适应性的进一步的方面和范围从本文中提供的描述变得明显。应当理解，本技术的各个方面可以单独或者与一个或多个其它方面组合实施。还应当理解，本文中的描述和特定实施例旨在仅说明的目的并不旨在限制本技术的范围。
47.以上对本公开的若干实施例进行了详细描述，但显然，本领域技术人员可以在不脱离本公开的精神和范围的情况下对本公开的实施例进行各种修改和变型。本公开的保护范围由所附的权利要求限定。