脉冲延时电路的制作方法

1.本公开的实施例涉及集成电路技术领域，具体地，涉及脉冲延时电路。


背景技术：

2.在电路设计中有时需要输入信号进行一定延时后，再传递给逻辑单元进行处理，但输入信号有时是周期较短的脉冲，如果采用普通的rc延时电路对输入信号进行延时，有可能出现把短脉冲滤掉的问题。如图1所示为普通的rc延时电路100，包括电阻101、电容102、施密特触发器103，利用rc延时电路100其对输入信号input进行延时，延时中对应的相关信号的波形图，如图2所示，从上至下依次为输入信号input、a点电压、输出信号output对应的波形图，可以看到，input信号的第二个长脉冲在输出端保留了，但是input信号的第一个短脉冲在输出端没有此短脉冲的响应，被滤掉了。若是用反相器链的设计方法对输入信号进行延时，虽然不会被滤掉，但是会产生灵活度不高，且级数太多，浪费芯片面积等问题。因为，当反相器链的单级延时一旦固定，其分辨率和最大延时时间已经确定，例如当反相器单级延时为0.5ns，若要实现500ns的延时，需要1000级，级数太多；虽然可以通过增大单级的延时来减少级数，比如将单级延时增加到2us，这样实现500us延时，只需要200级，但是此时的分辨率为2us，即小于2us的脉冲又将无法分辨。


技术实现要素：

3.本文中描述的实施例提供了一种脉冲延时电路，为了解决现有的延时对短脉冲延时会出现被滤掉，或者灵活度不高、级数太多、浪费芯片面积的问题。
4.根据本公开的第一方面，提供了一种脉冲延时电路。脉冲延时电路包括：信号接收电路、上升沿采集电路、下降沿采集电路、信号还原电路，其中，所述信号接收电路被配置为接收输入信号，所述输入信号为需要延时的脉冲信号；所述上升沿采集电路被配置为采集所述输入信号的上升沿，并在预设延时后产生上升沿触发信号；所述下降沿采集电路被配置为采集所述输入信号的下降沿，并在预设延时后产生下降沿触发信号；所述信号还原电路被配置为根据所述上升沿采集电路产生的上升沿触发信号以及所述下降沿采集电路产生的下降沿触发信号通过第一触发器将所述输入信号还原，得到输出信号，所述输出信号为所述输入信号经过所述预设延时后的信号。
5.可选的，所述信号接收电路包括第一与门，其中，所述第一与门的第一输入端接收所述输入信号，所述第一与门的第二输入端接收完成指示信号，所述完成指示信号为指示所述脉冲延时电路所在的系统是否可以正常工作的信号，所述第一与门的输出端分别连接所述上升沿采集电路和所述下降沿采集电路。
6.可选的，所述上升沿采集电路包括：第二触发器、第二与门、第一延时电路、第一非门、第二非门，其中，所述第二触发器的时钟端连接所述第一与门的输出端，所述第二触发器的输入端连接电源端，所述第二触发器的置位端连接所述电源端，所述第二触发器的复位端连接所述第二与门的输出端，所述第二触发器的输出端连接所述第一延时电路的输入
端；所述第一延时电路的输出端连接所述第一非门的输入端，所述第一非门的输出端作为所述上升沿采集电路的输出端，输出上升沿触发信号；所述第二非门的输入端接收上电逻辑指示信号，所述第二非门的输出端连接所述第二与门的第二输入端，所述第二与门的第一输入端连接所述第一非门的输出端，所述上电逻辑指示信号为指示所述脉冲延时电路所在的系统是否上电稳定的信号。
7.可选的，所述下降沿采集电路包括：第三触发器、第三与门、第二延时电路、第三非门、第四非门、第五非门，其中，所述第三触发器的时钟端连接所述第三非门的输出端，所述第三非门的输入端连接所述第一与门的输出端，所述第三触发器的输入端连接电源端，所述第三触发器的置位端连接所述电源端，所述第三触发器的复位端连接所述第三与门的输出端，所述第三触发器的输出端连接所述第二延时电路的输入端；所述第二延时电路的输出端连接所述第四非门的输入端，所述第四非门的输出端作为所述下降沿采集电路的输出端，输出下降沿触发信号；所述第五非门的输入端接收所述上电逻辑指示信号，所述第五非门的输出端连接所述第三与门的第二输入端，所述第三与门的第一输入端连接所述第四非门的输出端。
8.可选的，所述信号还原电路包括：所述第一触发器、第四与门，其中，所述第一触发器的时钟端连接接地端，所述第一触发器的输入端连接所述电源端，所述第一触发器的置位端连接所述上升沿采集电路的输出端，所述第一触发器的复位端连接所述第四与门的输出端，所述第一触发器的输出端输出所述输出信号；所述第四与门的第一输入端连接所述下降沿采集电路的输出端，所述第四与门的第二输入端连接所述上电逻辑指示信号。
9.可选的，所述第一延时电路和所述第二延时电路的结构相同，所述第一延时电路包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、电容、施密特触发器，其中，所述第一晶体管的控制极和所述第二晶体管的控制极作为所述第一延时电路的输入端，所述第一晶体管的第一端连接电源端，所述第一晶体管的第二端分别连接所述第二晶体管的第一端、所述电容的一端、所述施密特触发器的输入端，所述第二晶体管的第二端连接所述第三晶体管的第一端；所述第三晶体管的第二端连接接地端，所述第三晶体管的控制极连接所述第四晶体管的控制极；所述第四晶体管的第一端接收预设偏置电流，所述第四晶体管的第一端还连接所述第四晶体管的控制极，所述第四晶体管的第二端连接接地端；所述电容的另一端连接接地端，所述施密特触发器的输出端作为所述第一延时电路的输出端。
10.可选的，所述第一晶体管为p型晶体管，所述第二晶体管、所述第三晶体管、所述第四晶体管为n型晶体管。
11.可选的，所述输入信号的周期大于从所述第二触发器的输出信号由低变高时到第二延时电路的输出信号由高到低时之间的时长。
12.可选的，所述第二触发器和所述第三触发器为上升沿触发的触发器。
13.可选的，所述第二触发器的置位端和复位端不同时为零，所述第三触发器的置位端和复位端不同时为零。
14.本公开的实施例的脉冲延时电路，通过上升沿采集电路采集输入信号的上升沿，以及通过下降沿采集电路采集输入信号的下降沿，并通过信号还原电路最终将所述输入信号在经过预设延时后保留下来，不管输入信号脉冲的长短，都可以在延时后完整保留下来，相比于现有的使用普通的rc延时电路，不会出现将短脉冲的输入信号滤掉的问题。另外，相
比于反相器链的延时方式，由于只需要采集输入信号的上升沿和下降沿，跟脉冲的宽度无关，因此不会随着脉冲宽度的增加而增加电路级数，因此不存在灵活度不高、级数太多、浪费芯片面积的问题。
附图说明
15.为了更清楚地说明本公开的实施例的技术方案，下面将对实施例的附图进行简要说明，应当知道，以下描述的附图仅仅涉及本公开的一些实施例，而非对本公开的限制，其中：
16.图1是一种现有普通的rc延时电路脉冲延时电路的示例性电路图；
17.图2是图1中电路图对应的相关信号的波形图；
18.图3是根据本公开的实施例的脉冲延时电路的示意性框图；
19.图4是根据本公开的实施例的脉冲延时电路的示例性电路图；
20.图5是图4所示的实施例中的第一延时电路的示例性电路图；
21.图6是图4以及图5所示的实施例中的脉冲延时电路对应的相关信号的波形图。
22.附图中的元素是示意性的，没有按比例绘制。
具体实施方式
23.为了使本公开的实施例的目的、技术方案和优点更加清楚，下面将结合附图，对本公开的实施例的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域技术人员在无需创造性劳动的前提下所获得的所有其它实施例，也都属于本公开保护的范围。
24.除非另外定义，否则在此使用的所有术语(包括技术和科学术语)具有与本公开主题所属领域的技术人员所通常理解的相同含义。进一步将理解的是，诸如在通常使用的词典中定义的那些的术语应解释为具有与说明书上下文和相关技术中它们的含义一致的含义，并且将不以理想化或过于正式的形式来解释，除非在此另外明确定义。如在此所使用的，将两个或更多部分“连接”或“耦接”到一起的陈述应指这些部分直接结合到一起或通过一个或多个中间部件结合。
25.在本公开的所有实施例中，由于金属氧化物半导体(mos)晶体管的源极和漏极是对称的，并且n型晶体管和p型晶体管的源极和漏极之间的导通电流方向相反，因此在本公开的实施例中，将mos晶体管的受控中间端称为控制极，将mos晶体管的其余两端分别称为第一极和第二极。本公开的实施例中所采用的晶体管主要是开关晶体管。此外，为便于统一表述，在上下文中，将双极型晶体管(bjt)的基极称为控制极，将bjt的发射极称为第一极，将bjt的集电极称为第二极。另外，诸如“第一”和“第二”的术语仅用于将一个部件(或部件的一部分)与另一个部件(或部件的另一部分)区分开。
26.图3示出了根据本公开的实施例的脉冲延时电路200的示意性框图。如图3所示，脉冲延时电路200可包括：信号接收电路210、上升沿采集电路220、下降沿采集电路230、信号还原电路240。
27.信号接收电路210被配置为接收输入信号input，输入信号input为需要延时的脉冲信号，输入信号input可以为短脉冲信号，也可以为长脉冲信号。信号接收电路210分别与
上升沿采集电路220以及下降沿采集电路230连接，信号接收电路210分别向上升沿采集电路220、下降沿采集电路230提供输入信号input，以使其可以对输入信号input进行采集，为后续的对输入信号input进行保留作准备。
28.上升沿采集电路220被配置为采集输入信号input的上升沿，并在预设延时后产生上升沿触发信号rst1。本公开实施例中，上升沿采集电路220分别与信号接收电路210、信号还原电路240连接。上升沿采集电路220与信号接收电路210连接可以获取输入信号input，然后对输入信号input的上升沿进行采集，在采集的过程中，由于最终是要输出输入信号input的延时信号，因此在采集时需要进行延时处理，并且延时处理也没有采用如图1中所示的普通的rc延时电路。输入信号input经过上升沿采集电路220后得到上升沿触发信号rst1，该上升沿触发信号rst1是为了触发信号还原电路240中的第一触发器d1，以还原输入信号input的上升沿。
29.下降沿采集电路230被配置为采集输入信号input的下降沿，并在预设延时后产生下降沿触发信号rst2。本公开实施例中，下降沿采集电路230分别与信号接收电路210、信号还原电路240连接。下降沿采集电路230与信号接收电路210连接可以获取输入信号input，然后对输入信号input的下降沿进行采集，在采集的过程中，由于最终是要输出输入信号input的延时信号，因此在采集时需要进行延时处理，并且延时处理也没有采用图1中所示的普通的rc延时电路。输入信号input经过下降沿采集电路230后得到下降沿触发信号rst2，该下降沿触发信号rst2是为了触发信号还原电路240中的第一触发器d1，以还原输入信号input的下降沿。
30.信号还原电路240被配置为根据上升沿采集电路220产生的上升沿触发信号rst1以及下降沿采集电路230产生的下降沿触发信号rst2通过第一触发器d1将输入信号input还原，得到输出信号output，输出信号output为输入信号input经过预设延时后的信号。本公开实施例中，信号还原电路240分别与上升沿采集电路220、下降沿采集电路230连接，通过rst1以及rst2来对第一触发器d1进行触发，最终还原输入信号input，由于在上升沿采集电路220、下降沿采集电路230中已经经过了延时处理，所以最终得到的输出信号output是经过预设延时后的输入信号input。
31.根据本公开的实施例的脉冲延时电路通过上升沿采集电路220采集输入信号input的上升沿，以及通过下降沿采集电路230采集输入信号input的下降沿，并通过信号还原电路240最终将输入信号input在经过预设延时后保留下来，不管输入信号input脉冲的长短，都可以在延时后完整保留下来，相比于现有的使用普通的rc延时电路，不会出现将短脉冲的输入信号滤掉的问题。另外，相比于反相器链的延时方式，由于只需要采集输入信号的上升沿和下降沿，跟脉冲的宽度无关，因此不会随着脉冲宽度的增加而增加电路级数，因此不存在灵活度不高、级数太多、浪费芯片面积的问题。
32.图4示出了根据本公开的实施例的脉冲延时电路200的示例性电路图。如图4所示，信号接收电路210包括第一与门211，其中，第一与门211的第一输入端接收输入信号input，第一与门211的第二输入端接收完成指示信号start，完成指示信号start为指示脉冲延时电路200所在的系统是否可以正常工作的信号，第一与门211的输出端分别连接上升沿采集电路220和下降沿采集电路230。另外，完成指示信号start为高时表示可以正常接受数据，系统可以正常工作。
33.上升沿采集电路220包括：第二触发器d2、第二与门221、第一延时电路222、第一非门223、第二非门224，其中，第二触发器d2的时钟端ck连接第一与门211的输出端，第二触发器d2的输入端d连接电源端vdd，第二触发器d2的置位端ns连接电源端vdd，第二触发器d2的复位端nr连接第二与门221的输出端，第二触发器d2的输出端q连接第一延时电路222的输入端；第一延时电路222的输出端连接第一非门223的输入端，第一非门223的输出端作为上升沿采集电路220的输出端，输出上升沿触发信号rst1；第二非门224的输入端接收上电逻辑指示信号por，第二非门224的输出端连接第二与门221的第二输入端，第二与门221的第一输入端连接第一非门223的输出端，上电逻辑指示信号por为指示脉冲延时电路200所在的系统是否上电稳定的信号。在系统上电稳定后，上电逻辑指示信号por保持低。第一延时电路222的延时设置为前述中的预设延时(即输入信号需要的延时)。
34.下降沿采集电路230包括：第三触发器d3、第三与门231、第二延时电路232、第三非门233、第四非门234、第五非门235，其中，第三触发器d3的时钟端ck连接第三非门233的输出端，第三非门233的输入端连接第一与门211的输出端，第三触发器d3的输入端d连接电源端vdd，第三触发器d3的置位端ns连接电源端vdd，第三触发器d3的复位端nr连接第三与门231的输出端，第三触发器d3的输出端q连接第二延时电路232的输入端；第二延时电路232的输出端连接第四非门234的输入端，第四非门234的输出端作为下降沿采集电路230的输出端，输出下降沿触发信号rst2；第五非门235的输入端接收上电逻辑指示信号por，第五非门235的输出端连接第三与门231的第二输入端，第三与门231的第一输入端连接第四非门234的输出端。第二延时电路232的延时设置为前述中的预设延时(即输入信号需要的延时)。
35.信号还原电路240包括：第一触发器d1、第四与门241，其中，第一触发器d1的时钟端ck连接接地端gnd，第一触发器d1的输入端d连接电源端vdd，第一触发器d1的置位端ns连接上升沿采集电路220的输出端，第一触发器d1的复位端nr连接第四与门241的输出端，第一触发器d1的输出端q输出输出信号output；第四与门241的第一输入端连接下降沿采集电路230的输出端，第四与门241的第二输入端连接上电逻辑指示信号por。
36.在图4的示例中，第二触发器d2和第三触发器d3为上升沿触发的触发器，置位端ns为低时将输出端q置位为高，复位端nr为低时将输出端q清零，且不允许第二触发器d2的置位端ns和复位端nr同时为零，同样也不允许第三触发器d3的置位端ns和复位端nr同时为零。本领域技术人员应理解，基于上述发明构思对图4所示的电路进行的变型也应落入本公开的保护范围之内。
37.下面结合图4的示例图来说明根据本公开的实施例的脉冲延时电路200的工作过程。
38.1.完成指示信号start信号为1，上电逻辑指示信号por为0，电路已进入正常工作模式。第二触发器d2的输出端q输出的信号q2、第三触发器d3输出端q输出的信号q3由于上电复位的原因，此时为0。
39.2.当输入信号input由低变高时，第二触发器d2的时钟端ck检测到信号上升沿，因此q2由低变高。此时，q2开始由第一延时电路222产生一个预设延时的延时，并在延时结束时，第一延时电路222的输出信号q2_delay也从低变高。经过第一非门223得到上升沿触发信号rst1，rst1此时为低，紧接着rst1又控制第二触发器d2的复位端nr，使q2清零。随后
rst1变为高。
40.3.当q2变为低，q2_delay变为高，rst1变为低时，第一触发器d1被rst1置位为高。输出信号output由低变高，并一直保持，直到清零信号到来。
41.4.当输入信号input从高变低时，第三触发器d3的时钟端ck检测到信号上升沿，因此q3由低变高。此时，q3开始由第二延时电路232产生一个预设延时的延时，并在延时结束时，第二延时电路232的输出信号q3_delay也从低变高。再经过第四非门234后得到下降沿触发信号rst2，rst2此时为低，紧接着rst2又控制第三触发器d3的复位端nr，使q3清零，随后rst2变为高。
42.5.当q3变为低，q3_delay变为高，rst2变为低时，第一触发器d1被rst2清零，输出信号output由高变低。
43.进一步需要说明的是，图4中第一延时电路222、第二延时电路232都为上升延时，下降不延时。第一延时电路222和第二延时电路232的结构相同，以第一延时电路222为例进行具体电路结构的说明。如图5所示，第一延时电路222包括：第一晶体管pm1、第二晶体管nm1、第三晶体管nm2、第四晶体管nm3、电容c、施密特触发器2221，其中，第一晶体管pm1的控制极和第二晶体管nm1的控制极作为第一延时电路222的输入端in，第一晶体管pm1的第一端连接电源端vdd，第一晶体管pm1的第二端分别连接第二晶体管nm1的第一端、电容c的一端、施密特触发器2221的输入端，第二晶体管nm1的第二端连接第三晶体管nm2的第一端；第三晶体管nm2的第二端连接接地端，第三晶体管nm2的控制极连接第四晶体管nm3的控制极；第四晶体管nm3的第一端接收预设偏置电流ibias，第四晶体管nm3的第一端还连接第四晶体管nm3的控制极，第四晶体管nm3的第二端连接接地端；电容c的另一端连接接地端，施密特触发器2221的输出端作为第一延时电路222的输出端out。图5中，第一晶体管pm1为p型晶体管，第二晶体管nm1、第三晶体管nm2、第四晶体管nm3为n型晶体管。
44.下面结合图5的示例图来说明第一延时电路222、第二延时电路232的工作过程当输入端in由低变高时，第二晶体管nm1导通，第一晶体管pm1关断，电容c上的电荷通过nm1和第三晶体管nm2泄漏到地，但由于nm2的电流被预设偏置电流ibias限制，因此a点电压下降的很缓慢，相应的，输出端out电位上升很缓慢。当输入端in由高变低时，nm1关断，pm1导通，电源端vdd通过pm1给电容c充电。由于没有电流源的限制，a点电压上升迅速，相应的，out电位上升迅速。
45.为了进一步对本公开的实施例的脉冲延时电路的效果进行说明，如图6所示，示出了应用图4以及图5的电路示例图对一个短脉冲进行700ns的延时，得到的相关信号的波形图，图6中从上至下依次为输入信号input、第二触发器d2的输出端q输出的信号q2、第一延时电路222的输出信号q2_delay(rst1的反)、第三触发器d3输出端q输出的信号q3、第二延时电路232的输出信号q3_delay(rst2的反)、输出信号output对应的波形图，从图6中可以看到，当输入信号input由低到高变化时，q2响应input信号，开始由低变高，此时q2信号开始由第一延时电路222产生一个700ns的delay，并且在delay结束时，q2_delay信号由低变高，在经历一个短脉冲之后置零。output信号在q2_delay由低变高时，也跟随此信号由低变高；当input由高到低变化时，q3响应input信号，开始由低变高，此时q3信号开始由第二延时电路232产生一个700ns的delay，并且在delay结束时，q3_delay信号由低变高，在经历一个短脉冲之后置零。output信号在q3_delay由低变高时，跟随此信号由高变低。可以看到，
output显示为保留input的延时700ns的信号，实现了对短脉冲的延时。
46.另外，结合图4对图6中10ns(q2_delay或q3_delay维持高的时长)进行说明：以q2_delay为例进行说明，q2_delay由低变高后，rst1变低，第二与门221的输出为低，第二触发器d2复位(清零)，q2就变低，第二触发器d2是上升沿触发器，下降沿会很快，q2变低后，q2_delay又很快由高变低。10ns就是上述循环的时间，也可以理解为reset时间。在实际的电路中，q2_delay或q3_delay维持高的时间不一定是10ns，是由实际电路中上述循环的时间所决定的，但是都是比较短的时间。
47.还需要说明的是，因为在q2或q3进行延时的期间无法识别输入信号input的下一个脉冲，因此第二个脉冲在延时完毕才能被识别，所以本公开实施例中输入信号input的周期要大于delay信号的时间，对应图6中，即输入信号input的周期大于从q2由低变高时到q3_delay由高到低时之间的时长，也即“input的周期”》“预设延时+input的脉宽+q3_delay维持高的时长”。
48.综上，根据本公开的实施例的脉冲延时电路200，能够保留短脉冲信号，防止发生被滤掉的问题，并且不会随着脉冲宽度的增加而增加电路级数，因此不存在灵活度不高、级数太多、浪费芯片面积的问题。
49.附图中的流程图和框图显示了根据本公开的多个实施例的装置和方法的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或指令的一部分，所述模块、程序段或指令的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或动作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。
50.除非上下文中另外明确地指出，否则在本文和所附权利要求中所使用的词语的单数形式包括复数，反之亦然。因而，当提及单数时，通常包括相应术语的复数。相似地，措辞“包含”和“包括”将解释为包含在内而不是独占性地。同样地，术语“包括”和“或”应当解释为包括在内的，除非本文中明确禁止这样的解释。在本文中使用术语“示例”之处，特别是当其位于一组术语之后时，所述“示例”仅仅是示例性的和阐述性的，且不应当被认为是独占性的或广泛性的。
51.适应性的进一步的方面和范围从本文中提供的描述变得明显。应当理解，本技术的各个方面可以单独或者与一个或多个其它方面组合实施。还应当理解，本文中的描述和特定实施例旨在仅说明的目的并不旨在限制本技术的范围。
52.以上对本公开的若干实施例进行了详细描述，但显然，本领域技术人员可以在不脱离本公开的精神和范围的情况下对本公开的实施例进行各种修改和变型。本公开的保护范围由所附的权利要求限定。