半导体器件的制作方法

实施例涉及一种半导体器件。更具体地，实施例涉及dram器件。

背景技术：

1、由于动态随机存取存储(dram)器件高度集成，用于电连接下部杂质区和上部电容器的接触插塞结构可能具有较高的高度。因此，这可能破坏接触插塞结构的上部，或者可能发生相邻接触插塞结构之间的桥接故障。因此，可能会发生dram器件的操作失败。

技术实现思路

1、示例实施例提供了一种具有良好特性的半导体器件。

2、示例实施例提供了一种用于制造具有良好特性的半导体器件的方法。

3、根据示例实施例，提供了一种半导体器件。半导体器件可以包括：位线结构，在衬底上；接触插塞结构，在衬底上位于位线结构之间；以及电容器，电连接到接触插塞结构。接触插塞结构可以包括依次堆叠的第一接触插塞、第二接触插塞和第三接触插塞。第二接触插塞的上表面包括上凹部。第三接触插塞可以填充上凹部，并且可以在上凹部上方突出。第三接触插塞的上表面可以高于位线结构的顶表面。

4、根据示例实施例，提供了一种半导体器件。半导体器件可以包括：位线结构，在衬底上；接触插塞结构，在衬底上位于位线结构之间；以及电容器，电连接到接触插塞结构。接触插塞结构可以包括：依次堆叠的包括多晶硅的第一接触插塞、在第一接触插塞上的包括金属的第二接触插塞、以及在第二接触插塞上的包括金属的第三接触插塞。第二接触插塞的顶表面可以低于位线结构的顶表面。第三接触插塞的上表面可以高于位线结构的顶表面。第三接触插塞中的最下第三接触插塞可以低于第二接触插塞的顶表面。第三接触插塞的第一侧壁可以接触位线结构的第一位线结构的侧壁。

5、根据示例实施例，提供了一种半导体器件。半导体器件可以包括：衬底，包括由隔离图案限定的有源图案；栅结构，掩埋在衬底的有源图案和隔离图案中；位线结构，在衬底上；接触插塞结构，在有源图案上位于位线结构之间；以及电容器，电连接到接触插塞结构。接触插塞结构可以包括：依次堆叠的包括多晶硅的第一接触插塞、在第一接触插塞上的包括金属的第二接触插塞、以及在第二接触插塞上的包括金属的第三接触插塞。第三接触插塞可以接触位线结构的第一位线结构的侧壁、以及第二接触插塞的上表面的一部分。在截面图中，第三接触插塞的两个侧壁可以具有彼此不同的斜率。

6、根据示例实施例，提供了一种用于制造半导体器件的方法。在该方法中，可以在衬底上形成位线结构。可以在衬底上在位线结构之间形成第一接触插塞。可以在第一接触插塞上形成第二接触插塞。牺牲绝缘层可以覆盖位线结构以及第一接触插塞和第二接触插塞。可以蚀刻牺牲绝缘层的一部分、位线结构的第一位线结构的上部和第二接触插塞的上部以形成开口。可以在开口中形成第三接触插塞。第三接触插塞可以接触第二接触插塞。可以在第三接触插塞上形成电容器。第二接触插塞的顶表面可以低于位线结构的顶表面。第三接触插塞的上表面可以高于位线结构的顶表面。

7、根据示例实施例的半导体器件可以包括接触插塞结构，该接触插塞结构包括依次堆叠的第一接触插塞、金属硅化物图案、第二接触插塞和第三接触插塞。接触插塞结构可以与杂质区和电容器电连接。第三接触插塞可以接触第二接触插塞的上部、位线结构的上部中的封盖图案和间隔物结构。第三接触插塞中与封盖图案和间隔物结构接触的部分可以具有斜率，使得宽度可以从第三接触插塞向下逐渐减小。因此，第三接触插塞的上部宽度可以大于第三接触插塞的下部宽度。如上所述，可以增加第三接触插塞的上部宽度，从而可以减少第三接触插塞的上部被破坏的缺陷。此外，第三接触插塞的底部可以仅接触第二接触插塞的上表面的一部分，从而可以增加相邻接触插塞结构的上部之间的间隙。因此，可以减少相邻接触插塞结构之间的桥接缺陷。

8、此外，在制造半导体器件的方法中，可以通过执行镶嵌工艺而不是压纹图案化工艺来形成第三接触插塞。因此，第三接触插塞的上部宽度可以足够宽，从而可以减少由于第三接触插塞的上部宽度减小而导致的缺陷。

技术特征：

1.一种半导体器件，包括：

2.根据权利要求1所述的半导体器件，

3.根据权利要求2所述的半导体器件，其中，所述第三接触插塞的接触所述封盖图案的所述第一侧壁相对于所述第三接触插塞的上表面的斜率小于所述第三接触插塞的接触所述第二接触插塞的第二侧壁相对于所述第三接触插塞的上表面的斜率。

4.根据权利要求2所述的半导体器件，其中，在比所述封盖图案的顶表面低的部分中，所述第三接触插塞的宽度向下逐渐减小。

5.根据权利要求1所述的半导体器件，其中，所述第二接触插塞的顶表面低于所述位线结构的顶表面。

6.根据权利要求1所述的半导体器件，其中，所述第一接触插塞包括多晶硅，并且所述第二接触插塞和所述第三接触插塞包括金属。

7.根据权利要求1所述的半导体器件，其中，所述第二接触插塞包括第二阻挡金属图案和第二金属图案，并且所述第二阻挡金属图案形成在所述第二金属图案的侧壁和底部上。

8.根据权利要求7所述的半导体器件，其中，所述第二阻挡金属图案的顶表面低于所述第二金属图案的顶表面。

9.根据权利要求1所述的半导体器件，其中，所述第三接触插塞包括第三阻挡金属图案和第三金属图案，并且所述第三阻挡金属图案形成在所述第三金属图案的侧壁和底部上。

10.根据权利要求9所述的半导体器件，其中，所述第三阻挡金属图案形成在所述第二接触插塞的所述上凹部的表面上。

11.根据权利要求1所述的半导体器件，还包括：在所述第一接触插塞与所述第二接触插塞之间的金属硅化物图案。

12.根据权利要求1所述的半导体器件，还包括：在所述位线结构的侧壁上的间隔物结构。

13.根据权利要求12所述的半导体器件，其中，所述间隔物结构包括：

14.根据权利要求12所述的半导体器件，

15.一种半导体器件，包括：

16.根据权利要求15所述的半导体器件，其中，所述第三接触插塞的与所述第一位线结构的所述侧壁接触的所述第一侧壁的斜率小于所述第三接触插塞的与所述第二接触插塞接触的第二侧壁的斜率。

17.根据权利要求15所述的半导体器件，还包括在所述第一位线结构的侧壁上的间隔物结构。

18.根据权利要求17所述的半导体器件，

19.根据权利要求15所述的半导体器件，

20.一种半导体器件，包括：

技术总结
一种半导体器件可以包括：位线结构，在衬底上；接触插塞结构，在衬底上位于位线结构之间；以及电容器，电连接到接触插塞结构。接触插塞结构可以包括依次堆叠的第一接触插塞、第二接触插塞和第三接触插塞。第二接触插塞的上表面包括上凹部。第三接触插塞可以填充上凹部，并且可以在上凹部上方突出。第三接触插塞的上表面可以高于位线结构的顶表面。

技术研发人员：俞东昊,李志银,黄德性,金基珹,徐承莹
受保护的技术使用者：三星电子株式会社
技术研发日：
技术公布日：2024/1/11