本发明涉及紧密型puf电路，尤其是涉及一种利用亚阈值漏电流偏差的紧密型puf电路。
背景技术：
：：1、双稳态puf电路是一类以交叉耦合电路结构为核心的puf电路，在没有外界激励信号触发时，始终处于稳定状态，受到激励信号触发时从当前稳定状态跳转到另一个稳定状态。交叉耦合结构作为双稳态电路的基本单元，具有正反馈特性，利于迅速计算和存储数据，可应用于锁存器、触发器和静态随机存储器等。2、sram puf电路是最具典型的双稳态puf电路之一，其利用交叉耦合电路的随机工艺偏差提取硬件指纹。由于传统双稳态puf电路设计方案一般都采用6个及以上晶体管作为开关管和偏差熵源管，在面积、功耗方面具有较大的开销。shifman等在文献《(shifman y,miller a,keren o,et al.an sram-based puf with a capacitive digitalpreselection for a 1e-9key error probability[j].circuits and systems i:regular papers,ieee transactions on,2020,pp(99):1-14.doi:10.1109/tcsi.2020.2996772.》中，针对双稳态puf中不稳定的单元采用“电容偏向”预选机制，在任何一个交叉耦合反相器节点都加入可控的电容将误码率降低至10-9，但puf版图面积高达3001f2。李等在文献《g.li,p.wang,x.ma,et al.a 215-f2 bistable physicallyunclonable function with an acf of <0.005and a native bit instability of2.05％in 65-nm cmos process[j].ieee transactions on very large scaleintegration(vlsi)systems,2020,28:2290-2299.doi:10.1109/tvlsi.2020.3014892.》中，利用双稳态puf单元共享和随机读取策略，提出一种单元特征尺寸仅为215f2的轻量级双稳态弱puf，但误码率为2.21％。赵等在文献《q.zhao,y.wu,x.zhao,et al.a 1036-f2/bit high reliability temperature compensated cross-coupled comparator-basedpuf[j],ieee transactions on very large scale integration(vlsi)systems,vol.28,no.6,pp.1449-1460,june 2020,doi:10.1109/tvlsi.2020.2980306.》中提出一种基于交叉耦合比较器的puf电路设计方案，采用绝对温度补偿(ctat)和空间多数投票(smv)技术降低误码率，但单元版图面积高达1036f2。3、上述这些puf电路设计方案要么误码率较低，稳定性较高，但是面积开销大，要么误码率较高，稳定性较差，但是面积开销小，都不能兼顾误码率和面积开销。技术实现思路1、本发明所要解决的技术问题是提供一种在误码率较低的同时，面积开销也较小，能兼顾误码率和面积开销的利用亚阈值漏电流偏差的紧密型puf电路。2、本发明解决上述技术问题所采用的技术方案为：一种利用亚阈值漏电流偏差的紧密型puf电路，包括时序控制电路、译码器、16个偏置电压转换器和puf阵列，所述的时序控制电路用于在外部时钟信号clk控制下产生预充电信号pre和使能信号aen输出，所述的译码器用于接入预充电信号pre和使能信号aen，并在预充电信号pre和使能信号aen控制下将外部激励信号addr<0:3>转换为16个译码信号输出，外部激励信号addr<0:3>为四位二进制数，外部激励信号addr<0:3>的第一位为addr〈0〉，第二位为addr〈1〉，第三位为addr〈2〉，第四位为addr〈3〉，第k个偏置电压转换器接入第k个译码信号并将第k个译码信号转换为第k个字线信号wl〈k〉输出至所述的puf阵列中，k＝1，2，…，16，所述的puf阵列在预充电信号pre和16个偏置电压转换器输出的字线信号控制下产生响应信号串行输出；所述的puf阵列包括第一pmos管、第二pmos管、第三pmos管、第四pmos管、第一nmos管、第二nmos管、第三nmos管、第四nmos管、第一二输入与非门、第二二输入与非门和16个puf单元，每个puf单元均具有第一输入端、第二输入端、第一输出端、第二输出端和控制端，所述的第一二输入与非门和所述的第二二输入与非门均具有第一输入端、第二输入端和输出端，所述的第一pmos管和所述的第二pmos管的宽长比wp/lp均等于2μm/60nm；所述的第一pmos管的源极和所述的第二pmos管的源极均接入外部电源电压vdd，vdd的取值范围为1.0-1.4v，所述的第一pmos管的栅极和所述的第二pmos管的栅极连接且其连接端为所述的puf阵列的控制端，所述的puf阵列的控制端用于接入预充电信号pre，所述的第一pmos管的漏极和所述的第三pmos管的源极连接，所述的第二pmos管的漏极和所述的第四pmos管的源极连接，所述的第三pmos管的栅极、所述的第四pmos管的漏极、所述的第一nmos管的栅极和第1个puf单元的第二输入端连接，所述的第四pmos管的栅极、所述的第三pmos管的漏极、所述的第二nmos管的栅极和第1个puf单元的第一输入端连接，第j个puf单元的第一输出端和第j+1个puf单元的第一输入端连接，第j个puf单元的第二输出端和第j+1个puf单元的第二输入端连接，j＝1，2，…，15，第16个puf单元的第一输出端和所述的第一nmos管的漏极连接，第16个puf单元的第二输出端和所述的第二nmos管的漏极连接，第k个puf单元的控制端作为所述的puf阵列的第k个控制端，用于接入第k个偏置电压转换器输出的字线信号wl〈k〉，所述的第一nmos管的源极和所述的第三nmos管的漏极连接，所述的第二nmos管的源极和所述的第四nmos管的漏极连接，所述的第三nmos管的栅极和所述的第四nmos管的栅极连接，所述的第三nmos管的源极和所述的第一二输入与非门的第一输入端连接，所述的第四nmos管的源极和所述的第二二输入与非门的第一输入端连接，所述的第一二输入与非门的第二输入端和所述的第二二输入与非门的输出端连接，所述的第二二输入与非门的第二输入端和所述的第一二输入与非门的输出端连接且其连接端为所述的puf阵列的输出端，用于输出响应信号；每个偏置电压转换器均包括第十二pmos管和第十四nmos管，所述的第十二pmos管的栅极和所述的第十四nmos管的栅极连接且其连接端为该偏置电压转换器的输入端，用于接入译码器输出的译码信号，所述的第十二pmos管的漏极和所述的第十四nmos管的漏极连接且其连接端为该偏置电压转换器的输出端，用于输出字线信号，所述的第十二pmos管的源极接入外部电源电压vdd，所述的第十四nmos管的源极接入外部偏置电压vbb，vbb的取值范围为300mv-425mv，该偏置电压转换器在其输入端接入的译码信号控制下，在其输出输出电压vdd或者偏置电压vbb，当偏置电压转换器的输入端接入的译码信号为高电平时，所述的第十二pmos管截止，所述的第十四nmos管导通，偏置电压转换器的输出端输出偏置电压vbb，当偏置电压转换器的输入端接入的译码信号为低电平时，所述的第十二pmos管导通，所述的第十四nmos管截止，输出电压vdd；每个所述的puf单元均包括第五nmos管和第六nmos管，所述的第五nmos管的漏极为所述的puf单元的第一输入端，所述的第五nmos管的源极为所述的puf单元的第一输出端，所述的第六nmos管的源极为所述的puf单元的第二输出端，所述的第五nmos管的栅极和所述的第六nmos管的栅极连接且其连接端为所述的puf单元的控制端；所述的第一pmos管和所述的第二pmos管构成p型共享头，所述的p型共享头用于将16个puf单元与外部电源电压vdd隔离，所述的第三pmos管、所述的第四pmos管、所述的第一nmos管和所述的第二nmos管构成交叉耦合的双稳态结构，在每个puf单元中，所述的第五nmos管和所述的第六nmos管作为选通开关管，将流经所述的第五nmos管的电流记为i1，流经所述的第六nmos管的电流记为i2，i1和i2作为偏差电流源；当所述的puf电路工作时，所述的时序控制电路接入外部时钟信号clk，产生预充电信号pre以及使能信号aen输出,译码器接收到预充电信号pre和使能信号aen后对外部输入激励信号addr<0:3>进行译码,产生16个译码信号输出，16个偏置电压转换器对16个译码信号一一对应进行处理，得到对应的字线信号输出，每个偏置电压转换器输出的字线信号或者为电压vdd或者为偏置电压vbb,当某个偏置电压转换器输出的字线信号为偏置电压vbb，此时与该偏置电压转换器连接的puf单元中的第五nmos管和第六nmos管均工作在亚阈值区域，16个puf单元对应接入16个字线信号，每个puf单元的工作状态均分为预充电阶段和求值阶段这两个阶段，在预充电信号pre和16个字线信号控制下，16个puf单元按照第1个puf单元至第16个puf单元的顺序依次进入工作状态，首先，第1个puf单元接入的译码信号wl<0>为vbb，其他15个puf单元接入的译码信号均为电压vdd,其他15个puf单元完全导通，预充电信号pre为低电平，第1个puf单元进入预充电阶段，将第二nmos管的栅极、第三pmos管的漏极、第四pmos管的栅极和第1个puf单元的第一输出端的连接节点记为q，将第三pmos管的栅极、第四pmos管的漏极、第一nmos管的栅极和第1个puf单元的第二输出端的连接节点记为qb，q和qb均被充电到电压vdd，然后预充电信号pre为高电平，第1个puf单元进入求值阶段，q和qb通过第一个puf单元开始放电，由于第一个puf单元中流经所述的第五nmos管的电流i1与流经所述的第六nmos管的电流i2之间的电流偏差、p型共享头以及交叉耦合的双稳态结构，导致第一个puf单元中第五nmos管和第六nmos管的电压被迅速放大，并快速建立稳定的输出响应，如果i1>i2，则qb处的电压vqb＝vdd，q处的电压vq＝0，如果i1<i2，则qb处的电压vqb＝0，q处的电压vq＝vdd，此时第一二输入与非门和第二二输入与非门构成的rs锁存器输出第1个响应信号，所述的puf电路完成第1个响应信号输出，接着，第2个puf单元接入的译码信号wl<1>为vbb，其他15个puf单元接入的译码信号均为电压vdd,其他15个puf单元完全导通，预充电信号pre为低电平，第1个puf单元进入预充电阶段，按照与第1个puf单元相同的工作过程进行工作，直至所述的puf电路完成第2个响应信号输出，以此类推，直至第16个puf单元工作完成，此时所述的puf阵列的一次工作结束，然后在预充电信号pre控制下再开始下一次工作，周而复始，直至puf电路工作结束。3、所述的时序控制电路包括第五pmos管、第六pmos管、第七pmos管、第八pmos管、第九pmos管、第七nmos管、第八nmos管、第九nmos管、第十nmos管、第十一nmos管、第一二输入与门、第一反相器、第二反相器、第三二输入与非门和25个缓冲器，所述的第一二输入与门和所述的第三二输入与非门均具有第一输入端、第二输入端和输出端，所述的第一pmos管的源极、所述的第七pmos管的源极和所述的第八pmos管的源极均接入外部电源电压vdd，所述的第五pmos管的栅极和所述的第八nmos管的栅极连接，所述的第五pmos管的漏极和所述的第六pmos管的源极连接，所述的第六pmos管的漏极、所述的第七nmos管的漏极、所述的第七pmos管的栅极、所述的第九nmos管的栅极、所述的第九pmos管的漏极和所述的第十nmos管的漏极连接，所述的第七nmos管的源极和所述的第八nmos管的漏极连接，所述的第八nmos管的源极接地，所述的第六pmos管的栅极、所述的第十nmos管的栅极和所述的第一二输入与门的第一输入端连接且其连接端为所述的时序控制电路的时钟端，所述的时序控制电路的时钟端用于接入外部时钟信号clk，所述的第七nmos管的栅极和所述的第九pmos管的栅极连接，所述的第七pmos管的漏极、所述的第九nmos管的漏极、所述的第八pmos管的栅极、所述的第十一nmos管的栅极和所述的第一二输入与门的第二输入端连接，所述的第九nmos管的源极和所述的第十一nmos管的源极接地，所述的第八pmos管的漏极和所述的第九pmos管的源极连接，所述的第十nmos管的源极和所述的第十一nmos管的漏极连接，所述的第一二输入与门的输出端、第1个缓冲器的输出端和所述的第三二输入与非门的第一输入端连接且其连接端为所述的时序控制电路的使能输出端，所述的时序控制电路的使能输出端用于输出使能信号aen，第m个缓冲器的输出端和第m+1个缓冲器的输入端连接，m＝1，2，…，24，第25个缓冲器的输出端和所述的第一反相器的输入端连接，所述的第一反相器的输出端和所述的第三二输入与非门的第二输入端连接，所述的第三二输入与非门的输出端和所述的第二反相器的输入端连接，所述的第二反相器的输出端为所述的时序控制电路的控制输出端，所述的时序控制电路的控制输出端用于输出预充电信号pre。该时序控制电路中，外部时钟信号clk经过第一二输入与门来增强驱动能力，并且25个缓冲器在调节外部时钟信号clk延时的同时，结合第一反相器、第二反相器和第三二输入与非门来调节外部时钟信号clk的占空比，从而产生所需的预充电信号pre，外部时钟信号clk与外部时钟信号clk经过前级电路(第五pmos管、第六pmos管、第七pmos管、第八pmos管、第九pmos管、第七nmos管、第八nmos管、第九nmos管、第十nmos管和第十一nmos管构成)滤波后得到的信号在第一二输入与门处进行逻辑与运算后产生使能信号aen，提高了aen信号的抗噪声能力，保证时序控制电路的稳定性。4、每个所述的缓冲器均包括第十pmos管、第十一pmos管、第十二nmos管和第十三nmos管，所述的第十pmos管的源极和所述的第十一pmos管的源极均接入外部电源电压vdd，所述的第十pmos管的栅极和所述的第十二nmos管的栅极连接且其连接端为所述的缓冲器的输入端，所述的第十pmos管的漏极、所述的第十二nmos管的漏极、所述的第十一pmos管的栅极和所述的第十三nmos管的栅极连接，所述的第十一pmos管的漏极和所述的第十三nmos管的漏极连接且其连接端为所述的缓冲器的输出端，所述的第十二nmos管的源极和所述的第十三nmos管的源极均接地。5、所述的译码器包括第一锁存器、第二锁存器、第三锁存器、第四锁存器、第二二输入与门、第三二输入与门、第四二输入与门、第五二输入与门、第六二输入与门、第七二输入与门、第八二输入与门、第九二输入与门和16级三输入与门，所述的第一锁存器、所述的第二锁存器、所述的第三锁存器和所述的第四锁存器均具有输入端、使能端、输出端和反相输出端，所述的第二二输入与门、所述的第三二输入与门、所述的第四二输入与门、所述的第五二输入与门、所述的第六二输入与门、所述的第七二输入与门、所述的第八二输入与门和所述的第九二输入与门均具有第一输入端、第二输入端和输出端，每级所述的三输入与门均具有第一输入端、第二输入端、第三输入端和输出端，所述的第一锁存器的使能端、所述的第二锁存器的使能端、所述的第三锁存器的使能端和所述的第四锁存器的使能端连接且其连接端为所述的译码器的使能端，所述的译码器的使能端用于接入使能信号aen，所述的第一锁存器的输入端用于接入addr〈0〉，所述的第二锁存器的输入端用于接入addr〈1〉，所述的第三锁存器的输入端用于接入addr〈2〉，所述的第四锁存器的输入端用于接入addr〈3〉，所述的第一锁存器的输出端用于输出第一个锁存信号ad〈0〉，所述的第一锁存器的反相输出端用于输出第一个反相信号adb〈0〉,所述的第二锁存器的输出端用于输出第二个锁存信号ad〈1〉，所述的第二锁存器的反相输出端用于输出第二个反相信号adb〈1〉,所述的第三锁存器的输出端用于输出第三个锁存信号ad〈2〉，所述的第三锁存器的反相输出端用于输出第三个反相信号adb〈3〉,所述的第四锁存器的输出端用于输出第四个锁存信号ad〈3〉，所述的第四锁存器的反相输出端用于输出第四个反相信号adb〈3〉,所述的第一锁存器的输出端分别与所述的第二二输入与门的第一输入端和所述的第四二输入与门的第一输入端连接，所述的第一锁存器的反相输出端分别与所述的第三二输入与门的第二输入端和所述的第五二输入与门的第一输入端连接，所述的第二锁存器的输出端分别与所述的第二二输入与门的第二输入端和所述的第三二输入与门的第一输入端连接，所述的第二锁存器的反相输出端分别与所述的第四二输入与门的第二输入端和所述的第五二输入与门的第二输入端连接，所述的第三锁存器的输出端分别与所述的第六二输入与门的第一输入端和所述的第八二输入与门的第一输入端连接，所述的第三锁存器的反相输出端分别与所述的第七二输入与门的第二输入端和所述的第九二输入与门的第一输入端连接，所述的第四锁存器的输出端分别与所述的第六二输入与门的第二输入端和所述的第七二输入与门的第一输入端连接，所述的第四锁存器的反相输出端分别与所述的第八二输入与门的第二输入端和所述的第九二输入与门的第二输入端连接，所述的第二二输入与门的输出端分别与第1级三输入与门的第一输入端、第2级三输入与门的第一输入端、第3级三输入与门的第一输入端和第4级三输入与门的第一输入端连接，所述的第二二输入与门的输出端输出二进制数据x〈0〉，所述的第三二输入与门的输出端分别与第5级三输入与门的第一输入端、第6级三输入与门的第一输入端、第7级三输入与门的第一输入端和第8级三输入与门的第一输入端连接，所述的第三二输入与门的输出端输出二进制数据x〈1〉，所述的第四二输入与门的输出端分别与第9级三输入与门的第一输入端、第10级三输入与门的第一输入端、第11级三输入与门的第一输入端和第12级三输入与门的第一输入端连接，所述的第四二输入与门的输出端输出二进制数据x〈2〉，所述的第五二输入与门的输出端分别与第13级三输入与门的第一输入端、第14级三输入与门的第一输入端、第15级三输入与门的第一输入端和第16级三输入与门的第一输入端连接，所述的第五二输入与门的输出端输出二进制数据x〈3〉，所述的第六二输入与门的输出端分别与第1级三输入与门的第二输入端、第5级三输入与门的第二输入端、第9级三输入与门的第二输入端和第13级三输入与门的第二输入端连接，所述的第六二输入与门的输出端输出二进制数据y〈0〉，所述的第七二输入与门的输出端分别与第2级三输入与门的第二输入端、第6级三输入与门的第二输入端、第10级三输入与门的第二输入端和第14级三输入与门的第二输入端连接，所述的第七二输入与门的输出端输出二进制数据y〈1〉，所述的第八二输入与门的输出端分别与第3级三输入与门的第二输入端、第7级三输入与门的第二输入端、第11级三输入与门的第二输入端和第15级三输入与门的第二输入端连接，所述的第八二输入与门的输出端输出二进制数据y〈2〉，所述的第九二输入与门的输出端分别与第4级三输入与门的第二输入端、第8级三输入与门的第二输入端、第12级三输入与门的第二输入端和第16级三输入与门的第二输入端连接，所述的第九二输入与门的输出端输出二进制数据y〈3〉，16级三输入与门的第三输入端连接且其连接端为所述的译码器的控制端，所述的译码器的控制端用于接入预充电信号pre，第k级三输入与门的输出端和第k个偏置电压转换器连接，第k级三输入与门的输出端用于输出第k个译码信号。6、与现有技术相比，本发明的优点在于通过时序控制电路、译码器、16个偏置电压转换器和puf阵列构成利用亚阈值漏电流偏差的紧密型puf电路，时序控制电路用于在外部时钟信号clk控制下产生预充电信号pre和使能信号aen输出，译码器用于接入预充电信号pre和使能信号aen，并在预充电信号pre和使能信号aen控制下将外部激励信号addr<0:3>转换为16个译码信号输出，第k个偏置电压转换器接入第k个译码信号并将第k个译码信号转换为第k个字线信号wl〈k〉输出至puf阵列中，puf阵列在预充电信号pre和16个偏置电压转换器输出的字线信号控制下产生响应信号串行输出，puf阵列包括第一pmos管、第二pmos管、第三pmos管、第四pmos管、第一nmos管、第二nmos管、第三nmos管、第四nmos管、第一二输入与非门、第二二输入与非门和16个puf单元，每个puf单元均具有第一输入端、第二输入端、第一输出端、第二输出端和控制端，第一二输入与非门和第二二输入与非门均具有第一输入端、第二输入端和输出端，第一pmos管和第二pmos管的宽长比wp/lp均等于2μm/60nm；第一pmos管的源极和第二pmos管的源极均接入外部电源电压vdd，第一pmos管的栅极和第二pmos管的栅极连接且其连接端为puf阵列的控制端，puf阵列的控制端用于接入预充电信号pre，第一pmos管的漏极和第三pmos管的源极连接，第二pmos管的漏极和第四pmos管的源极连接，第三pmos管的栅极、第四pmos管的漏极、第一nmos管的栅极和第1个puf单元的第二输入端连接，第四pmos管的栅极、第三pmos管的漏极、第二nmos管的栅极和第1个puf单元的第一输入端连接，第j个puf单元的第一输出端和第j+1个puf单元的第一输入端连接，第j个puf单元的第二输出端和第j+1个puf单元的第二输入端连接，j＝1，2，…，15，第16个puf单元的第一输出端和第一nmos管的漏极连接，第16个puf单元的第二输出端和第二nmos管的漏极连接，第k个puf单元的控制端作为puf阵列的第k个控制端，用于接入第k个偏置电压转换器输出的字线信号wl〈k〉，第一nmos管的源极和第三nmos管的漏极连接，第二nmos管的源极和第四nmos管的漏极连接，第三nmos管的栅极和第四nmos管的栅极连接，第三nmos管的源极和第一二输入与非门的第一输入端连接，第四nmos管的源极和第二二输入与非门的第一输入端连接，第一二输入与非门的第二输入端和第二二输入与非门的输出端连接，第二二输入与非门的第二输入端和第一二输入与非门的输出端连接且其连接端为puf阵列的输出端，用于输出响应信号；每个puf单元均包括第五nmos管和第六nmos管，第五nmos管的漏极为puf单元的第一输入端，第五nmos管的源极为puf单元的第一输出端，第六nmos管的源极为puf单元的第二输出端，第五nmos管的栅极和第六nmos管的栅极连接且其连接端为puf单元的控制端；第一pmos管和第二pmos管构成p型共享头，p型共享头用于将16个puf单元与外部电源电压vdd隔离，因为pmos管的充电速度比nmos管的放电速度慢，此时由第五nmos管和第六nmos管构成的puf单元具有更高的稳定性和工作速度，构成p型共享头的第一pmos管和第二pmos管的宽长比均设定为2μm/60nm，能够避免puf电路输出的响应信号具有偏向性(总体偏向0或1)，第三pmos管、第四pmos管、第一nmos管和第二nmos管构成交叉耦合的双稳态结构，在每个puf单元中，第五nmos管和第六nmos管作为选通开关管，将流经第五nmos管的电流记为i1，流经第六nmos管的电流记为i2，i1和i2作为偏差电流来源；当puf电路工作时，时序控制电路接入外部时钟信号clk，产生预充电信号pre以及使能信号aen输出,译码器接收到预充电信号pre和使能信号aen后对外部输入激励信号addr<0:3>进行译码,产生16个译码信号输出，16个偏置电压转换器对16个译码信号一一对应进行处理，得到对应的字线信号输出，其中每个偏置电压转换器输出的字线信号或者为电压vdd或者为偏置电压vbb，当某个偏置电压转换器输出的字线信号为偏置电压vbb时，与该偏置电压转换器连接的puf单元中的第五nmos管和第六nmos管均工作在亚阈值区域，16个puf单元对应接入16个字线信号，每个puf单元的工作状态均分为预充电阶段和求值阶段这两个阶段，在预充电信号pre和16个字线信号控制下，16个puf单元按照第1个puf单元至第16个puf单元的顺序依次进入工作状态，首先，第1个puf单元接入的译码信号wl[0]为vbb，其他15个puf单元接入的译码信号均为电压vdd,其他15个puf单元完全导通，预充电信号pre为低电平，第1个puf单元进入预充电阶段，将第二nmos管的栅极、第三pmos管的漏极、第四pmos管的栅极和第1个puf单元的第一输出端的连接节点记为q，将第三pmos管的栅极、第四pmos管的漏极、第一nmos管的栅极和第1个puf单元的第二输出端的连接节点记为qb，q和qb均被充电到电压vdd，然后预充电信号pre为高电平，第1个puf单元进入求值阶段，q和qb通过第一个puf单元开始放电，由于第一个puf单元中流经第五nmos管的电流i1与流经第六nmos管的电流i2之间的电流偏差、p型共享头以及交叉耦合的双稳态结构，导致第一个puf单元中第五nmos管和第六nmos管的电压被迅速放大，并快速建立稳定的输出响应，如果i1>i2，则qb处的电压vqb＝vdd，q处的电压vq＝0，如果i1<i2，则qb处的电压vqb＝0，q处的电压vq＝vdd，此时第一二输入与非门和第二二输入与非门构成的rs锁存器输出第1个响应信号，puf电路完成第1个响应信号输出，接着，第2个puf单元接入的译码信号wl[1]为vbb，其他15个puf单元接入的译码信号均为电压vdd,其他15个puf单元完全导通，预充电信号pre为低电平，第1个puf单元进入预充电阶段，按照与第1个puf单元相同的工作过程进行工作，直至puf电路完成第2个响应信号输出，以此类推，直至第16个puf单元工作完成，此时puf阵列的一次工作结束，然后预充电信号pre控制下再开始下一次工作，周而复始，直至puf电路工作结束，puf单元中第五nmos管和第六nmos管既作为puf电路偏差来源又作为puf电路的开关管，由此减少了puf单元中mos管数量，从而puf电路中mos管数量得到大幅度下降，puf电路整体规模得到了明显减小，面积开销较小，同时第三pmos管、第四pmos管、第一nmos管和第二nmos管构成的交叉耦合的双稳态结构能够使puf单元中第五nmos管和第六nmos管的电压被迅速放大，并快速建立稳定的输出响应，从而具有较高的鲁棒性和稳定性，实验验证本发明的误码率最低达到1.16％，puf单元版图面积可达0.177μm2，由此本发明在误码率较低的同时，面积开销也较小，能兼顾误码率和面积开销。当前第1页12当前第1页12