用于定时器的信号产生控制电路的制作方法

1.本发明是关于集成电路领域，特别是关于一种用于定时器的信号产生控制电路。


背景技术：

2.随着soc/mcu集成技术的发展，mcu产品应用以及控制驱动马达普及程度越来越广。其中，定时器作为控制时间的重要器件，随着功能需求的增多，对所需要的时钟信号的要求也越来越高，现有的时钟信号形式单一，根本无法满足定时器的需求。
3.公开于该背景技术部分的信息仅仅旨在增加对本发明的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。


技术实现要素：

4.本发明的目的在于提供一种用于定时器的信号产生控制电路，其能够产生不同形式的时钟信号以满足定时器的需求。
5.为实现上述目的，本发明的实施例提供了一种用于定时器的信号产生控制电路，包括：第一输入触发电路，基于对外部时钟输入信号进行滤波、极性选择、边沿检测产生驱动信号；第二输入触发电路，基于对外部触发输入信号进行极性选择、预分频、滤波产生逻辑驱动信号；第三输入触发电路，基于对内部触发输入信号进行选择产生选择信号；选择器，对驱动信号、逻辑驱动信号和选择信号进行选择输出触发信号；以及触发控制器，所述触发控制器包括：使能信号产生电路，在触发模式下，基于触发信号的边沿信号产生供定时器使能的第一使能信号；门控信号产生电路，基于第一使能信号或者在第一使能信号有效的情况下基于触发信号产生供定时器使能的第二使能信号；复位信号产生电路，基于触发信号的边沿信号产生供定时器复位的复位信号；时钟信号产生电路，基于触发信号、逻辑驱动信号、编码器输出的计数时钟信号和内部时钟信号产生供定时器工作的时钟信号；所述信号产生控制电路还包括编码器，基于驱动信号以及配置位sms产生供定时器工作的方向计数信号和计数时钟信号。
6.在本发明的一个或多个实施例中，第一输入触发电路包括第一低通滤波器、第一边沿检测电路、第一反相器、第一选择器、第二低通滤波器、第二边沿检测电路、第二反相器和第二选择器；所述第一低通滤波器用于接收第一外部时钟输入信号，所述第一低通滤波器同时与第一边沿检测电路相连，所述第一选择器的第一输入端与第一边沿检测电路相连，所述
第一选择器的第二输入端与第一反相器的输出端相连，所述第一反相器的输入端与第一边沿检测电路相连，所述第一选择器的选择控制端与配置位相连，所述第一选择器的输出端与选择器的第一输入端相连；所述第二低通滤波器用于接收第二外部时钟输入信号，所述第二低通滤波器同时与第二边沿检测电路相连，所述第二选择器的第一输入端与第二边沿检测电路相连，所述第二选择器的第二输入端与第二反相器的输出端相连，所述第二反相器的输入端与第二边沿检测电路相连，所述第二选择器的输出端与选择器的第二输入端相连，所述选择器的第三输入端用于接收逻辑驱动信号，所述选择器的第四输入端用于接收选择信号，所述选择器的选择控制端与配置位相连。
7.在本发明的一个或多个实施例中，所述第二输入触发电路包括第三反相器、第四选择器、分频计数器、第五选择器、第三低通滤波器、采样分频时钟计数器、第六选择器、第一d触发器和第七选择器；所述第四选择器的第一输入端用于接收外部触发输入信号，所述第四选择器的第二输入端与第三反相器的输出端相连，所述第三反相器的输入端用于接收外部触发输入信号，所述第四选择器的选择控制端连接配置位，所述第四选择器的输出端与分频计数器相连，所述第五选择器的输入端与分频计数器相连，所述第五选择器的选择控制端连接配置位，所述第五选择器的输出端与第三低通滤波器相连，所述第六选择器的输入端与采样分频时钟计数器相连，所述第六选择器的选择控制端连接配置位，所述第一d触发器的d输入端与第六选择器的输出端相连，所述第七选择器的第一输入端与第一d触发器的q输出端相连，所述第七选择器的第二输入端用于接收内部时钟信号，所述第七选择器的选择控制端连接配置位，所述第七选择器的输出端与第三低通滤波器相连以输出采样时钟信号，所述第三低通滤波器输出逻辑驱动信号etrf至选择器的第三输入端。
8.在本发明的一个或多个实施例中，所述第三低通滤波器包括第四反相器、第一与门、第八选择器、第五反相器、第二与门、第九选择器、第十选择器、第十一选择器、第二d触发器、第六反相器、第三与门、第十二选择器、第七反相器、第四与门、第十三选择器、第十四选择器、第十五选择器和第三d触发器；所述第八选择器的第一输入端用于接收高电平信号，所述第八选择器的第二输入端与第二d触发器的q输出端相连，所述第八选择器的选择控制端与第一比较信号相连，所述第八选择器的输出端与第十一选择器的第一输入端相连，所述第九选择器的第一输入端用于接收低电平信号，所述第九选择器的第二输入端与第二d触发器的q输出端相连，所述第九选择器的选择控制端与第一比较信号相连，所述第九选择器的输出端与第十选择器的第一输入端相连，所述第十选择器的第二输入端与第二d触发器的q输出端相连，所述第五反相器的输入端与第五选择器的输出端相连，所述第五反相器的输出端与第二与门的第二输入端相连，所述第二与门的第一输入端与第二d触发器的q输出端相连，所述第二与门的输出端与第十选择器的选择控制端相连，所述第十一选择器的第二输入端与第十选择器的输出端相连，所述第四反相器的输入端与第二d触发器的q输出端相连，所述第一与门的第一输入端与第五选择器的输出端相连，所述第一与门的第二输入端与第四反相器的输出端相连，所述第十一选择器的选择控制端与第一与门的输出端相连，所述第十一选择器的输出端与第二d触发器的d输入端相连，所述第二d触发器的时钟控制端与第七选择器的输入
端相连；所述第十二选择器的第一输入端用于接收第三低通滤波器的计数初始值，所述第十二选择器的第二输入端与第二比较信号相连，所述第十二选择器的选择控制端与第一比较信号相连，所述第十二选择器的输出端与第十五选择器的第一输入端相连，所述第十三选择器的第一输入端用于接收第三低通滤波器的计数初始值，所述第十三选择器的第二输入端与第二比较信号相连，所述第十三选择器的选择控制端与第一比较信号相连，所述第十三选择器的输出端与第十四选择器的第一输入端相连，所述第十四选择器的第二输入端与第三d触发器的q输出端相连，所述第七反相器的输入端与第五选择器的输出端相连，所述第七反相器的输出端与第四与门的第二输入端相连，所述第四与门的第一输入端与第二触发器的q输出端相连，所述第四与门的输出端与第十四选择器的选择控制端相连，所述第十五选择器的第二输入端与第十四选择器的输出端相连，所述第六反相器的输入端与第二d触发器的q输出端相连，所述第三与门的第一输入端与第五选择器的输出端相连，所述第三与门的第二输入端与第六反相器的输出端相连，所述第十五选择器的选择控制端与第三与门的输出端相连，所述第十五选择器的输出端与第三d触发器的d输入端相连，所述第三d触发器的时间控制端与第七选择器的输入端相连。
9.在本发明的一个或多个实施例中，所述第三输入触发电路包括第三选择器，所述第三选择器的第一输入端用于接收第一内部触发输入信号，所述第三选择器的第二输入端用于接收第二内部触发输入信号，所述第三选择器的第三输入端与第一边沿检测电路相连，所述第三选择器的选择控制端与配置位ts相连，所述第三选择器的输出端与选择器的第四输入端相连。
10.在本发明的一个或多个实施例中，所述使能信号产生电路包括第五与门、第四d触发器、第十六选择器、第十七选择器、第十八选择器和第五d触发器；所述第五与门的第一输入端与配置位sms相连，所述第五与门的第二输入端用于接收触发信号的上升沿信号，所述第四d触发器的d输入端与第五与门的输出端相连，所述第四d触发器的q输出端与第十六选择器的第二输入端相连，所述第四d触发器的d输入端与第十六选择器的第一输入端相连，所述第十六选择器的选择控制端与配置位相连，所述第十七选择器的第一输入端与高电平信号相连，所述第十七选择器的第二输入端与低电平信号相连，所述第十七选择器的选择控制端与第十六选择器的输出端相连，所述第十八选择器的第一输入端为数据写入端，所述第十八选择器的第二输入端与第十七选择器的输出端相连，所述第十八选择器的选择控制端为数据写入端，所述第十八选择器的输出端与第五d触发器的d输入端相连，所述第五d触发器的时钟控制端用于接收内部时钟信号，所述第五d触发器的q输出端用于输出第一使能信号。
11.在本发明的一个或多个实施例中，所述门控信号产生电路包括第六与门、第六d触发器、第十九选择器、第二十选择器、第七d触发器和第八d触发器；所述第六与门的第一输入端用于接收触发信号，所述第六与门的第二输入端用于接收第一使能信号，所述第六d触发器的d输入端与第六与门的输出端相连，所述第六d触发器的时钟控制端用于接收内部时钟信号，所述第六d触发器的q输出端与第十九选择器的第二输入端相连，所述第六d触发器的d输入端与第十九选择器的第一输入端相连，所述第十九选择器的选择控制端与配置位msm相连，所述第十九选择器的输出端与第二十选择器的
第一输入端相连，所述第二十选择器的第二输入端用于接收第一使能信号，所述第二十选择器的选择控制端与配置位sms相连，所述第七d触发器的d输入端与第二十选择器的输出端相连，所述第七d触发器的q输出端与第八d触发器的d输入端相连，所述第八d触发器的q输出端用于输出第二使能信号。
12.在本发明的一个或多个实施例中，所述复位信号产生电路包括第二十一选择器、第九d触发器、第二十二选择器和第一或门；所述第二十一选择器的第一输入端用于接收触发信号的上升沿信号，所述第二十一选择器的第二输入端与低电平信号相连，所述第二十一选择器的选择控制端与配置位sms相连，所述第九d触发器的d输入端与第二十一选择器的输出端相连，所述第九d触发器的时钟控制端与内部时钟信号相连，所述第二十二选择器的第一输入端与第二十一选择器的输出端相连，所述第二十二选择器的第二输入端与第九d触发器的q输出端相连，所述第二十二选择器的选择控制端与配置位msm相连，所述第一或门的第一输入端与第二十二选择器的输出端相连，所述第一或门的第二输入端为数据写入端，所述第一或门的输出端用于输出复位信号。
13.在本发明的一个或多个实施例中，所述时钟信号产生电路包括第十d触发器、第十一d触发器、第八反相器、第七与门、第二十三选择器和第八与门；所述第十d触发器的d输入端用于接收触发信号，所述第十d触发器的q输出端与第十一d触发器的d输入端相连，所述第八反相器的输入端与第十一d触发器的q输出端相连，所述第七与门的第一输入端与第十d触发器的q输出端相连，所述第七与门的第二输入端与第八反相器的输出端相连，所述第七与门的输出端用于输出触发信号的上升沿信号，所述第二十三选择器的第一输入端用于接收逻辑驱动信号，所述第二十三选择器的第二输入端与第七与门的输出端相连，所述第二十三选择器的第三输入端与编码器相连，所述第二十三选择器的第四输入端用于接收内部时钟信号，所述第二十三选择器的输出端与第八与门的第一输入端相连，所述第二十三选择器的输出端与第七d触发器和第八d触发器的时钟控制端相连，所述第八与门的第二输入端用于接收第二使能信号，所述第八与门的输出端用于输出时钟信号。
14.在本发明的一个或多个实施例中，所述编码器包括第十五d触发器、第十六d触发器、第十七d触发器、第十八d触发器、第十七反相器、第十八反相器、第十九反相器、第二十反相器、第二十一与门、第二十二与门、第二十三与门、第二十四与门、第二或门、第三或门、第四或门、第四十一选择器、第九反相器、第九与门、第十反相器、第十与门、第十一反相器、第十一与门、第十二反相器、第十二与门、第十三反相器、第十四反相器、第十三与门、第十四与门、第十五与门、第十六与门、第二十四选择器、第二十五选择器、第二十六选择器、第二十七选择器、第十二d触发器、第十五反相器、第十六反相器、第十七与门、第十八与门、第十九与门、第二十与门、第二十八选择器、第二十九选择器、第三十选择器、第三十一选择器、第十三d触发器、第二十一反相器、第二十二反相器、第二十三反相器、第二十四反相器、第二十五与门、第二十六与门、第二十七与门、第二十八与门、第二十九与门、第三十与门、第三十一与门、第三十二与门、第三十二选择器、第三十三选择器、第三十四选择器、第三十五选择器、第三十六选择器、第三十七选择器、第三十八选择器、第三十九选择器、第十四d触发器和第四十选择器；
所述第十五d触发器的d输入端用于接收第二驱动信号，所述第十六d触发器的d输入端与第十五d触发器的q输出端相连，所述第十五d触发器和第十六d触发器的时钟控制端用于接收内部时钟信号，所述第十七反相器的输入端与第十五d触发器的q输出端相连，所述第二十一与门的第一输入端与第十七反相器的输出端相连，所述第二十一与门的第二输入端与第十六d触发器的q输出端相连，所述第十八反相器的输入端与第十六d触发器的q输出端相连，所述第二十二与门的第一输入端与第十五d触发器的q输出端相连，所述第二十二与门的第二输入端与第十八反相器的输出端相连，所述第二或门的第一输入端与第二十一与门的输出端相连，所述第二或门的第二输入端与第二十二与门的输出端相连；所述第十七d触发器的d输入端用于接收第一驱动信号，所述第十八d触发器的d输入端与第十七d触发器的q输出端相连，所述第十七d触发器和第十八d触发器的时钟控制端用于接收内部时钟信号，所述第十九反相器的输入端与第十七d触发器的q输出端相连，所述第二十三与门的第一输入端与第十九反相器的输出端相连，所述第二十三与门的第二输入端与第十八d触发器的q输出端相连，所述第二十反相器的输入端与第十八d触发器的q输出端相连，所述第二十四与门的第一输入端与第十七d触发器的q输出端相连，所述第二十四与门的第二输入端与第二十反相器的输出端相连，所述第三或门的第一输入端与第二十三与门的输出端相连，所述第三或门的第二输入端与第二十四与门的输出端相连；所述第四或门的第一输入端与第三或门的输出端相连，所述第四或门的第二输入端与第二或门的输出端相连，所述第四十一选择器的第一输入端与第二或门的输出端相连，所述第四十一选择器的第二输入端与第三或门的输出端相连，所述第四十一选择器的第三输入端与第四或门的输出端相连，所述第四十一选择器的第四输入端与低电平信号相连，所述第四十一选择器的选择控制端与配置位sms相连，所述第四十一选择器的输出端用于输出计数时钟信号；所述第九反相器的输入端与第十八d触发器的q输出端相连，所述第九与门的第一输入端与第一驱动信号相连，所述第九与门的第二输入端与第九反相器的输出端相连，所述第十反相器的输入端与第一驱动信号相连，所述第十与门的第一输入端与第十反相器的输出端相连，所述第十与门的第二输入端与第十八d触发器的q输出端相连，所述第十一反相器的输入端与第十六d触发器的q输出端相连，所述第十一与门的第一输入端与第二驱动信号相连，所述第十一与门的第二输入端与第十一反相器的输出端相连，所述第十二反相器的输入端与第二驱动信号相连，所述第十二与门的第一输入端与第十二反相器的输出端相连，所述第十二与门的第二输入端与第十六d触发器的q输出端相连；所述第十三与门的第一输入端与第十与门的输出端相连，所述第十三与门的第二输入端与第二驱动信号相连，所述第二十四选择器的第一输入端用于接收低电平信号，所述第二十四选择器的第二输入端与第十二d触发器的q输出端相连，所述第二十四选择器的选择控制端与第十三与门的输出端相连，所述第十三反相器的输入端与第二驱动信号相连，所述第十四与门的第一输入端与第十与门的输出端相连，所述第二十五选择器的选择控制端与第十四与门的输出端相连，所述第二十五选择器的第一输入端用于接收高电平信号，所述第二十五选择器的第二输入端与第二十四选择器的输出端相连，所述第十四反相器的输入端与第二驱动信号相连，所述第十五与门的第一输入端与第九与门的输出端相连，所述第十五与门的第二输入端与第十四反相器的输出端相连，所述第二十六选择器的
选择控制端与第十五与门的输出端相连，所述第二十六选择器的第一输入端与低电平信号相连，所述第二十六选择器的第二输入端与第二十六选择器的输出端相连，所述第十六与门的第一输入端与第九与门的输出端相连，所述第十六与门的第二输入端与第二驱动信号相连，所述第二十七选择器的第一输入端用于接收高电平信号，所述第二十七选择器的第二输入端与第二十六选择器的输出端相连，所述第十二d触发器的d输入端与第二十七选择器的输出端相连，所述第十二d触发器的时钟控制端用于接收内部时钟信号；所述第十五反相器的输入端与第一驱动信号相连，所述第十七与门的第一输入端与第十二与门的输出端相连，所述第十七与门的第二输入端与第十五反相器的输出端相连，所述第二十八选择器的第一输入端与低电平信号相连，所述第二十八选择器的第二输入端与第十三d触发器的q输出端相连，所述第二十八选择器的选择控制端与第十七与门的输出端相连，所述第十八与门的第一输入端与第十二与门的输出端相连，所述第十八与门的第二输入端与第一驱动信号相连，所述第二十九选择器的第一输入端与高电平信号相连，所述第二十九选择器的第二输入端与第二十八选择器的输出端相连，所述第二十九选择器的选择控制端与第十八与门的输出端相连，所述第十九与门的第一输入端与第十一与门的输出端相连，所述第十九与门的第二输入端与第一驱动信号相连，所述第三十选择器的第一输入端与低电平信号相连，所述第三十选择器的第二输入端与第二十九选择器的输出端相连，所述第二十与门的第一输入端与第十一与门的输出端相连，所述第十六反相器的输入端与第一驱动信号相连，所述第二十与门的第二输入端与第十六反相器的输出端相连，所述第三十一选择器的第一输入端与高电平信号相连，所述第三十一选择器的第二输入端与第三十选择器的输出端相连，所述第十三d触发器的d输入端与第三十一选择器的输出端相连，所述第十三d触发器的时钟控制端用于接收内部时钟信号；所述第二十一反相器的输入端与第一驱动信号相连，所述第二十五与门的第一输入端与第十二与门的输出端相连，所述第二十五与门的第二输入端与第二十一反相器的输出端相连，所述第三十二选择器的第一输入端与低电平信号相连，所述第三十二选择器的第二输入端与第十四d触发器的q输出端相连，所述第三十二选择器的选择控制端与第二十五与门的输出端相连，所述第二十六与门的第一输入端与第十二与门的输出端相连，所述第二十六与门的第二输入端与第一驱动信号相连，所述第三十三选择器的第一输入端与高电平信号相连，所述第三十三选择器的第二输入端与第三十二选择器的输出端相连，所述第三十三选择器的选择控制端与第二十六与门的输出端相连，所述第二十七与门的第一输入端与第一驱动信号相连，所述第二十七与门的第二输入端与第十一与门的输出端相连，所述第三十四选择器的第一输入端与低电平信号相连，所述第三十四选择器的第二输入端与第三十三选择器的输出端相连，所述第三十四选择器的选择控制端与第二十七与门的输出端相连，所述第二十二反相器的输入端与第一驱动信号相连，所述第二十八与门的第一输入端与第十一与门的输出端相连，所述第二十八与门的第二输入端与第二十二反相器的输出端相连，所述第三十五选择器的第一输入端与高电平信号相连，所述第三十五选择器的第二输入端与第三十四选择器的输出端相连，所述第三十五选择器的选择控制端与第二十八与门的输出端，所述第二十九与门的第一输入端与第十与门的输出端相连，所述第二十九与门的第二输入端与第二驱动信号相连，所述第三十六选择器的第一输入端与低电平信号相连，所述第三十六选择器的第二输入端与第三十五选择器的输出端相连，所述第三
十六选择器的选择控制端与第二十九与门的输出端相连，所述第二十三反相器的输入端与第二驱动信号相连，所述第三十与门的第一输入端与第十与门的输出端相连，所述第三十与门的第二输入端与第二十三反相器的输出端相连，所述第三十七选择器的第一输入端与高电平信号相连，所述第三十七选择器的第二输入端与第三十六选择器的输出端相连，所述第三十七选择器的选择控制端与第三十与门的输出端相连，所述第二十四反相器的输入端与第二驱动信号相连，所述第三十一与门的第一输入端与第二十四反相器的输出端相连，所述第三十一与门的第二输入端与第九与门的输出端相连，所述第三十八选择器的第一输入端与低电平信号相连，所述第三十八选择器的第二输入端与第三十七选择器的输出端相连，所述第三十八选择器的选择控制端与第三十一与门的输出端相连，所述第三十二与门的第一输入端与第九与门的输出端相连，所述第三十二与门的第二输入端与第二驱动信号相连，所述第三十九选择器的第一输入端与高电平信号相连，所述第三十九选择器的第二输入端与第三十八选择器的输出端相连，所述第三十九选择器的选择控制端与第三十二与门的输出端相连，所述第十四d触发器的d输入端与第三十九选择器的输出端相连，所述第十四d触发器的时钟控制端用于接收内部时钟信号；所述第四十选择器的第一输入端与第十三d触发器的q输出端相连，所述第四十选择器的第二输入端与第十二d触发器的q输出端相连，所述第四十选择器的第三输入端与第十四d触发器的q输出端相连，所述第四十选择器的第四输入端与低电平信号相连，所述第四十选择器的选择控制端与配置位sms相连，所述第四十选择器的输出端用于输出方向计数信号。
15.与现有技术相比，根据本发明实施例的用于定时器的信号产生控制电路，可作为需要通过寄存器配置产生的定时器的计数时钟的产生，而且可以有多种时钟源模式选择。
16.除软件配置定时器工作的使能开启、复位初始化等，还可以触发特性模式下在外部输入事件时硬件触发电路使能、复位特性。并且内部设计低通滤波器可以编程配置对外部信号选择低通滤波处理的特性。
17.内部设计编码器模式，根据外部输入的信号边沿变化，产生编码器模式下的计数时钟和方向。
18.可集成于muc/soc电路中，作为基本计数单元的控制触发电路，具有功耗低、通用性强、占用面积小、节约成本。
附图说明
19.图1是根据本发明一实施例的信号产生控制电路的系统原理图。
20.图2是根据本发明一实施例的信号产生控制电路的部分原理图。
21.图3是根据本发明一实施例的第二输入触发电路的电路原理图。
22.图4a是根据本发明一实施例的第三低通滤波器的一部分电路原理图。
23.图4b是根据本发明一实施例的第三低通滤波器的另一部分电路原理图。
24.图5是根据本发明一实施例的使能信号产生电路的电路原理图。
25.图6是根据本发明一实施例的门控信号产生电路的电路原理图。
26.图7是根据本发明一实施例的复位信号产生电路的电路原理图。
27.图8是根据本发明一实施例的时钟信号产生电路的电路原理图。
28.图9a是根据本发明一实施例的编码器的第一电路原理图的第一部分电路图。
29.图9b是根据本发明一实施例的编码器的第一电路原理图的第二部分电路图。
30.图9c是根据本发明一实施例的编码器的第一电路原理图的第三部分电路图。
31.图10是根据本发明一实施例的编码器的第二电路原理图。
32.图11是根据本发明一实施例的编码器的第三电路原理图。
33.图12是根据本发明一实施例的编码器的第四电路原理图。
34.图13是根据本发明一实施例的编码器的第五电路原理图。
35.图14是根据本发明一实施例的编码器的第六电路原理图。
36.图15a是根据本发明一实施例的编码模式一对应的信号波形图。
37.图15b是根据本发明一实施例的编码模式二对应的信号波形图。
38.图15c是根据本发明一实施例的编码模式三对应的信号波形图。
具体实施方式
39.下面结合附图，对本发明的具体实施例进行详细描述，但应当理解本发明的保护范围并不受具体实施例的限制。
40.除非另有其它明确表示，否则在整个说明书和权利要求书中，术语“包括”或其变换如“包含”或“包括有”等等将被理解为包括所陈述的元件或组成部分，而并未排除其它元件或其它组成部分。
41.如图1所示，一种用于定时器的信号产生控制电路，包括：第一输入触发电路、第二输入触发电路、第三输入触发电路、选择器、触发控制器以及编码器。
42.其中，第一输入触发电路基于对第一外部时钟输入信号ti1、第二外部时钟输入信号ti2进行滤波、极性选择、边沿检测产生第一驱动信号ti1fp1、第二驱动信号ti2fp2。
43.如图2所示，第一输入触发电路包括第一低通滤波器、第一边沿检测电路、第一反相器、第一选择器、第二低通滤波器、第二边沿检测电路、第二反相器和第二选择器。
44.第一低通滤波器用于接收第一外部时钟输入信号ti1，第一低通滤波器同时与第一边沿检测电路相连。第一选择器的第一输入端与第一边沿检测电路相连，第一选择器的第二输入端与第一反相器的输出端相连，第一反相器的输入端与第一边沿检测电路相连，第一选择器的选择控制端与寄存器的配置位cc1p相连，第一选择器的输出端与选择器的第一输入端相连。第一选择器与第一反相器用于极性选择。
45.第二低通滤波器用于接收第二外部时钟输入信号ti2，第二低通滤波器同时与第二边沿检测电路相连。第二选择器的第一输入端与第二边沿检测电路相连，第二选择器的第二输入端与第二反相器的输出端相连，第二反相器的输入端与第二边沿检测电路相连，第二选择器的输出端与选择器的第二输入端相连。选择器的第三输入端用于接收第二输入触发电路输出的逻辑驱动信号etrf，选择器的第四输入端用于接收第三输入触发电路输出的选择信号，选择器的选择控制端与寄存器的配置位sms相连。第二选择器与第二反相器用于极性选择。
46.如图1所示，第二输入触发电路基于对外部触发输入信号etr进行极性选择、预分频、滤波产生逻辑驱动信号etrf。
47.如图3所示，第二输入触发电路包括第三反相器、第四选择器、分频计数器、第五选
择器、第三低通滤波器、采样分频时钟计数器、第六选择器、第一d触发器和第七选择器。
48.第四选择器的第一输入端用于接收外部触发输入信号etr，第四选择器的第二输入端与第三反相器的输出端相连，第三反相器的输入端用于接收外部触发输入信号etr，第四选择器的选择控制端连接寄存器的配置位etp，第四选择器的输出端与分频计数器相连。第五选择器的输入端与分频计数器相连，第五选择器的选择控制端连接寄存器的配置位stps，第五选择器的输出端与第三低通滤波器相连以输出信号etrp。第六选择器的输入端与采样分频时钟计数器相连，第六选择器的选择控制端连接寄存器的配置位etf，第一d触发器的d输入端与第六选择器的输出端相连。第七选择器的第一输入端与第一d触发器的q输出端相连，第七选择器的第二输入端用于接收内部时钟信号clk_per，第七选择器的选择控制端连接寄存器的配置位etf，第七选择器的输出端与第三低通滤波器相连以输出采样时钟信号sampling_clk，同时第三低通滤波器输出逻辑驱动信号etrf至选择器的第三输入端。
49.如图4a、图4b和图3所示，进一步的，第三低通滤波器包括第四反相器、第一与门、第八选择器、第五反相器、第二与门、第九选择器、第十选择器、第十一选择器、第二d触发器、第六反相器、第三与门、第十二选择器、第七反相器、第四与门、第十三选择器、第十四选择器、第十五选择器和第三d触发器。
50.第八选择器的第一输入端用于接收高电平信号1’b1，第八选择器的第二输入端与第二d触发器的q输出端相连，第八选择器的选择控制端与第一比较信号相连，第一比较信号为若第三d触发器的q输出端输出信号为“0”，则第一比较信号为“1”，第八选择器的输出端与第十一选择器的第一输入端相连。
51.第九选择器的第一输入端用于接收低电平信号1’b0，第九选择器的第二输入端与第二d触发器的q输出端相连，第九选择器的选择控制端与第一比较信号相连，第九选择器的输出端与第十选择器的第一输入端相连。第十选择器的第二输入端与第二d触发器的q输出端相连，第五反相器的输入端与第五选择器的输出端相连以接收信号etrp，第五反相器的输出端与第二与门的第二输入端相连，第二与门的第一输入端与第二d触发器的q输出端相连，第二与门的输出端与第十选择器的选择控制端相连，第十一选择器的第二输入端与第十选择器的输出端相连。
52.第四反相器的输入端与第二d触发器的q输出端相连，第一与门的第一输入端与第五选择器的输出端相连以接收信号etrp，第一与门的第二输入端与第四反相器的输出端相连，第十一选择器的选择控制端与第一与门的输出端相连。第十一选择器的输出端与第二d触发器的d输入端相连，第二d触发器的时钟控制端与第七选择器的输入端相连以接收采样时钟信号sampling_clk。
53.第十二选择器的第一输入端用于接收第三低通滤波器的计数初始值fliter_cnt_th，计数初始值fliter_cnt_th为根据寄存器的配置位etf译码后的计数初始值，第十二选择器的第二输入端与第二比较信号相连，第二比较信号为第三d触发器的q输出端输出的信号filter_cnt与信号4'b0001的差值，第十二选择器的选择控制端与第一比较信号相连，第十二选择器的输出端与第十五选择器的第一输入端相连。
54.第十三选择器的第一输入端用于接收第三低通滤波器的计数初始值fliter_cnt_th，第十三选择器的第二输入端与第二比较信号相连，第十三选择器的选择控制端与第一
比较信号相连，第十三选择器的输出端与第十四选择器的第一输入端相连，第十四选择器的第二输入端用于接收第三低通滤波器的计数初始值fliter_cnt_th。第七反相器的输入端与第五选择器的输出端相连以接收信号etrp，第七反相器的输出端与第四与门的第二输入端相连，第四与门的第一输入端与第二触发器的q输出端相连，第四与门的输出端与第十四选择器的选择控制端相连。
55.第十五选择器的第二输入端与第十四选择器的输出端相连，第六反相器的输入端与第二d触发器的q输出端相连以接收逻辑驱动信号etrf，第三与门的第一输入端与第五选择器的输出端相连以接收信号etrp，第三与门的第二输入端与第六反相器的输出端相连，第十五选择器的选择控制端与第三与门的输出端相连，第十五选择器的输出端与第三d触发器的d输入端相连，第三d触发器的时间控制端与第七选择器的输入端相连以接收采样时钟信号sampling_clk。
56.本实施例中，根据寄存器的配置位etf选择分频系数，并且进行采样分频时钟计数器的计数，根据寄存器的配置位etf的配置值，产生分频后的采样时钟信号sampling_clk；第三低通滤波器根据采样时钟信号sampling_clk以及信号etrp的高低，进行采样计数，直到信号etrp保持采样电平计数值减到0时，此时认为一个有效的事件电平。信号etrp跳变不能保持寄存器的配置位etf的配置值译码的计数器个数，则第三d触发器的q输出端输出的信号filter_cnt重新从配置的滤波采样个数值开始自减计数。
57.信号etrp是外部触发输入信号etr经过极性选择和预分频后的外部触发信号。
①
当信号etrp为高，并且逻辑驱动信号etrf（即第三低通滤波器进行数字滤波后的信号）为低的情况下：当第三低通滤波器的计数值为0，即信号fliter_cnt_zero为1时，信号fliter_cnt更新为第三低通滤波器的计数初始值即信号fliter_cnt_th，信号fliter_cnt_th为根据寄存器的配置位etf的配置值译码后的计数初始值；当第三低通滤波器的计数值非0，即信号fliter_cnt_zero为0时，信号fliter_cnt将自减。
58.②
当信号etrp为低，并且逻辑驱动信号etrf（即第三低通滤波器进行数字滤波后的信号）为高的情况下：如果当第三低通滤波器的计数值为0，即信号fliter_cnt_zero为1时，信号fliter_cnt更新为第三低通滤波器的计数初始值即信号fliter_cnt_th，信号fliter_cnt_th为根据寄存器的配置位etf的配置值译码后的计数初始值；而当第三低通滤波器的计数值非0，即信号fliter_cnt_zero为0时，信号fliter_cnt将自减。
59.③
其他情况下，信号fliter_cnt都将更新第三低通滤波器的计数器初始值fliter_cnt_th。
60.以上逻辑需要经采样时钟信号sampling_clk同步，即以采样时钟信号sampling_clk为时间精度对信号etrp的变化进行逻辑判断。
61.同理关于逻辑驱动信号etrf的产生逻辑：
①
当信号etrp为高，并且逻辑驱动信号etrf即滤波后的信号为低的情况下：当第三低通滤波器的计数值为0，即信号fliter_cnt_zero为1时，逻辑驱动信号etrf将变为高电平信号1’b1，当第三低通滤波器的计数值为非0，即信号fliter_cnt_zero为0时，逻辑驱动信号etrf保持不变。
62.②
当信号etrp为低，并且逻辑驱动信号etrf即滤波后的信号为高的情况下：如果当第三低通滤波器的计数值为0，即信号fliter_cnt_zero为1时，逻辑驱动信号etrf将变为低电平信号1’b0，而当第三低通滤波器的计数值为非0，逻辑驱动信号etrf保持不变。
63.③
其他情况下，逻辑驱动信号etrf保持不变。
64.以上逻辑需要经采样时钟信号sampling_clk同步，即以采样时钟信号sampling_clk为时间精度对信号etrp的变化进行逻辑判断。
65.本实施例中的第一低通滤波器和第二低通滤波器与第三低通滤波器的结构相同。
66.如图1所示，第三输入触发电路基于对内部触发输入信号itr进行选择产生选择信号，内部触发输入信号itr包括第一内部触发输入信号itr0和第二内部触发输入信号itr2。
67.如图2所示，第三输入触发电路包括第三选择器，第三选择器的第一输入端用于接收第一内部触发输入信号itr0，第三选择器的第二输入端用于接收第二内部触发输入信号itr2，第三选择器的第三输入端与第一边沿检测电路相连以接收信号tilf的边沿信号tilf_ed，第三选择器的第四输入端与低电平信号1’b0相连，第三选择器的选择控制端与寄存器的配置位ts相连，第三选择器的输出端与选择器的第四输入端相连。
68.如图1所示，选择器对驱动信号ti1fp1、ti2fp2、逻辑驱动信号etrf和选择信号进行选择输出触发信号trgi。选择器的选择控制端与寄存器的配置位sms相连，选择器的第一输入端用于接收第一驱动信号ti1fp1，选择器的第二输入端用于接收第二驱动信号ti2fp2，选择器的第三输入端用于接收逻辑驱动信号etrf，选择器的第四输入端与第三选择器的输出端相连以接收选择信号，选择器的输出端输出触发信号trgi。
69.如图1所示，触发控制器包括：使能信号产生电路、门控信号产生电路、复位信号产生电路和时钟信号产生电路。
70.其中，使能信号产生电路在触发模式下，基于触发信号trgi的边沿信号产生供定时器使能的第一使能信号cen。
71.如图5所示，使能信号产生电路包括第五与门、第四d触发器、第十六选择器、第十七选择器、第十八选择器和第五d触发器。
72.第五与门的第一输入端与配置位sms相连，寄存器的配置位sms用于配置触发模式。第五与门的第二输入端用于接收触发信号trgi的上升沿信号trgi_rise，第四d触发器的d输入端与第五与门的输出端相连。第四d触发器的q输出端与第十六选择器的第二输入端相连，第四d触发器的d输入端与第十六选择器的第一输入端相连，第十六选择器的选择控制端与寄存器的配置位msm相连，第十七选择器的第一输入端与高电平信号1’b1相连，第十七选择器的第二输入端与低电平信号1’b0相连，第十七选择器的选择控制端与第十六选择器的输出端相连。
73.第十八选择器的第一输入端为数据写入端，第十八选择器的第二输入端与第十七选择器的输出端相连，第十八选择器的选择控制端为数据写入端，第十八选择器的输出端与第五d触发器的d输入端相连，第五d触发器的时钟控制端用于接收内部时钟信号clk_per，第五d触发器的q输出端用于输出第一使能信号cen。
74.在本实施例中，第一使能信号cen通过对第十八选择器的选择控制端进行软件写操作的写入使得使能的开启和关闭；当寄存器的配置位sms配置处于触发模式下时，第五与门的第二输入端接收触发信号trgi的上升沿信号trgi_rise时，硬件触发第一使能信号cen置1，并保持；寄存器的配置位msm置1时，控制触发信号trgi输入延迟了一拍后，使第一使能信号cen置1。
75.如图1所示，门控信号产生电路基于第一使能信号cen或者在第一使能信号cen有
效的情况下基于触发信号trgi产生供定时器使能的第二使能信号cnt_en。
76.如图6所示，门控信号产生电路包括第六与门、第六d触发器、第十九选择器、第二十选择器、第七d触发器和第八d触发器。
77.第六与门的第一输入端用于接收触发信号trgi，第六与门的第二输入端用于接收第一使能信号cen，第六d触发器的d输入端与第六与门的输出端相连。第六d触发器的时钟控制端用于接收内部时钟信号clk_per，第六d触发器的q输出端与第十九选择器的第二输入端相连，第六d触发器的d输入端与第十九选择器的第一输入端相连，第十九选择器的选择控制端与寄存器的配置位msm相连，第十九选择器的输出端与第二十选择器的第一输入端相连，第二十选择器的第二输入端用于接收第一使能信号cen，第二十选择器的选择控制端与寄存器的配置位sms相连。
78.第七d触发器的d输入端与第二十选择器的输出端相连，第七d触发器的q输出端与第八d触发器的d输入端相连，第八d触发器的q输出端用于输出第二使能信号cnt_en。
79.定时器由选中的输入信号电平使能。寄存器的配置位sms配置门控模式时，第二使能信号cnt_en选择输出触发信号trgi，当触发信号trgi为高，定时器触发使能计数，当触发信号trgi为低时，第二使能信号cnt_en信号也变低；从图6可以看出，门控触发逻辑需要在第一使能信号cen有效时，触发信号trgi才能有效门控计数，即第二使能信号cnt_en选择触发信号trgi的高电平逻辑触发使能有效计数。寄存器的配置位msm配置为1，触发信号trgi在门控模式下，触发信号trgi被延迟了一拍到第二使能信号cnt_en以控制计数。
80.如图1所示，复位信号产生电路基于触发信号trgi的边沿信号产生供定时器复位的复位信号reset。
81.如图7所示，复位信号产生电路包括第二十一选择器、第九d触发器、第二十二选择器和第一或门。
82.第二十一选择器的第一输入端用于接收触发信号trgi的上升沿信号trgi_rise，第二十一选择器的第二输入端与低电平信号1’b0相连，第二十一选择器的选择控制端与寄存器的配置位sms相连。第九d触发器的d输入端与第二十一选择器的输出端相连，第九d触发器的时钟控制端与内部时钟信号clk_per相连，第二十二选择器的第一输入端与第二十一选择器的输出端相连，第二十二选择器的第二输入端与第九d触发器的q输出端相连，第二十二选择器的选择控制端与配置位msm相连。第一或门的第一输入端与第二十二选择器的输出端相连，第一或门的第二输入端为数据写入端，第一或门的输出端用于输出复位信号reset。
83.第一或门的第二输入端ug为软件操作，在写1后硬件自动清零；另外复位信号reset还受控于寄存器的配置位sms的配置模式，当配置位sms配置复位模式下，复位信号reset受控于触发信号trgi的上升沿信号trgi_rise；即第一或门的第二输入端ug的数据写入和复位模式下的上升沿信号trgi_rise都会输出复位信号reset，进而初始化内部定时器等。
84.如图1所示，时钟信号产生电路基于触发信号trgi、逻辑驱动信号etrf、编码器输出的计数时钟信号clk_decoder和内部时钟信号clk_per产生供定时器工作的时钟信号ck_psc。
85.如图8所示，时钟信号产生电路包括第十d触发器、第十一d触发器、第八反相器、第
七与门、第二十三选择器和第八与门。
86.第十d触发器的d输入端用于接收触发信号trgi，第十d触发器的q输出端与第十一d触发器的d输入端相连，第八反相器的输入端与第十一d触发器的q输出端相连，第七与门的第一输入端与第十d触发器的q输出端相连，第七与门的第二输入端与第八反相器的输出端相连，第七与门的输出端用于输出触发信号trgi的上升沿信号trgi_rise。
87.第二十三选择器的第一输入端用于接收逻辑驱动信号etrf，第二十三选择器的第二输入端与第七与门的输出端相连，第二十三选择器的第三输入端与编码器相连以接收计数时钟信号clk_decoder，第二十三选择器的第四输入端用于接收内部时钟信号clk_per，第二十三选择器的输出端与第八与门的第一输入端相连，第二十三选择器的输出端同时与第七d触发器和第八d触发器的时钟控制端相连。第二十三选择器的选择控制端受寄存器的配置位ece和配置位sms组合控制，若配置位ece为111时，第二十三选择器选择逻辑驱动信号etrf输出，若配置位ece不为111且配置位sms为000时，第二十三选择器选择内部时钟信号clk_per输出，若配置位ece不为111且配置位sms为111时，第二十三选择器选择触发信号trgi的上升沿信号trgi_rise输出，若配置位ece不为111且配置位sms为001、011或100时，第二十三选择器选择计数时钟信号clk_decoder输出。第八与门的第二输入端用于接收第二使能信号cnt_en，第八与门的输出端用于输出时钟信号ck_psc。时钟信号ck_psc用于提供给定时器工作。
88.逻辑驱动信号etrf、触发信号trgi的上升沿信号trgi_rise、计数时钟信号clk_decoder和内部时钟信号clk_per相当于四种时钟源，第二十三选择器的输出端输出的信号ck_psc_w来源于对四种时钟源的选择。时钟信号ck_psc是当第二使能信号cnt_en开启后，才产生有效的时钟信号；为防止门控时钟出现时钟毛刺现象，如图6所示，第二使能信号cnt_en需经信号ck_psc_w同步后，再作为门控时钟使能信号。
89.如图1所示，编码器基于驱动信号ti1fp1、ti2fp2以及配置位sms产生供定时器工作的方向计数信号dir_decoder和计数时钟信号clk_decoder。
90.如图9a、图9b和图9c所示，编码器包括第十五d触发器、第十六d触发器、第十七d触发器、第十八d触发器、第十七反相器、第十八反相器、第十九反相器、第二十反相器、第二十一与门、第二十二与门、第二十三与门、第二十四与门、第二或门、第三或门、第四或门和第四十一选择器。
91.第十五d触发器的d输入端用于接收第二驱动信号ti2fp2，第十六d触发器的d输入端与第十五d触发器的q输出端相连，第十五d触发器和第十六d触发器的时钟控制端用于接收内部时钟信号clk_per。第十七反相器的输入端与第十五d触发器的q输出端相连，第二十一与门的第一输入端与第十七反相器的输出端相连，第二十一与门的第二输入端与第十六d触发器的q输出端相连，第十八反相器的输入端与第十六d触发器的q输出端相连，第二十二与门的第一输入端与第十五d触发器的q输出端相连，第二十二与门的第二输入端与第十八反相器的输出端相连，第二或门的第一输入端与第二十一与门的输出端相连，第二或门的第二输入端与第二十二与门的输出端相连。
92.第十七d触发器的d输入端用于接收第一驱动信号ti1fp1，第十八d触发器的d输入端与第十七d触发器的q输出端相连，第十七d触发器和第十八d触发器的时钟控制端用于接收内部时钟信号clk_per。第十九反相器的输入端与第十七d触发器的q输出端相连，第二十
三与门的第一输入端与第十九反相器的输出端相连，第二十三与门的第二输入端与第十八d触发器的q输出端相连。第二十反相器的输入端与第十八d触发器的q输出端相连，第二十四与门的第一输入端与第十七d触发器的q输出端相连，第二十四与门的第二输入端与第二十反相器的输出端相连。第三或门的第一输入端与第二十三与门的输出端相连，第三或门的第二输入端与第二十四与门的输出端相连。
93.第四或门的第一输入端与第三或门的输出端相连，第四或门的第二输入端与第二或门的输出端相连，第四十一选择器的第一输入端与第二或门的输出端相连，第四十一选择器的第二输入端与第三或门的输出端相连，第四十一选择器的第三输入端与第四或门的输出端相连，第四十一选择器的第四输入端与低电平信号1’b0相连，第四十一选择器的选择控制端与寄存器的配置位sms相连，第四十一选择器的输出端用于输出计数时钟信号clk_decoder。
94.如图10、图11、图12、图13和图14所示，编码器还包括第九反相器、第九与门、第十反相器、第十与门、第十一反相器、第十一与门、第十二反相器、第十二与门、第十三反相器、第十四反相器、第十三与门、第十四与门、第十五与门、第十六与门、第二十四选择器、第二十五选择器、第二十六选择器、第二十七选择器、第十二d触发器、第十五反相器、第十六反相器、第十七与门、第十八与门、第十九与门、第二十与门、第二十八选择器、第二十九选择器、第三十选择器、第三十一选择器、第十三d触发器、第二十一反相器、第二十二反相器、第二十三反相器、第二十四反相器、第二十五与门、第二十六与门、第二十七与门、第二十八与门、第二十九与门、第三十与门、第三十一与门、第三十二与门、第三十二选择器、第三十三选择器、第三十四选择器、第三十五选择器、第三十六选择器、第三十七选择器、第三十八选择器、第三十九选择器、第十四d触发器和第四十选择器。
95.如图10和图9a、图9b所示，第九反相器的输入端与第十八d触发器的q输出端相连，第九与门的第一输入端与第一驱动信号ti1fp1相连，第九与门的第二输入端与第九反相器的输出端相连。第十反相器的输入端与第一驱动信号ti1fp1相连，第十与门的第一输入端与第十反相器的输出端相连，第十与门的第二输入端与第十八d触发器的q输出端相连。第十一反相器的输入端与第十六d触发器的q输出端相连，第十一与门的第一输入端与第二驱动信号ti2fp2相连，第十一与门的第二输入端与第十一反相器的输出端相连。第十二反相器的输入端与第二驱动信号ti2fp2相连，第十二与门的第一输入端与第十二反相器的输出端相连，第十二与门的第二输入端与第十六d触发器的q输出端相连。
96.如图11和图10所示，第十三与门的第一输入端与第十与门的输出端相连，第十三与门的第二输入端与第二驱动信号ti2fp2相连。第二十四选择器的第一输入端用于接收低电平信号1’b0，第二十四选择器的第二输入端与第十二d触发器的q输出端相连，第二十四选择器的选择控制端与第十三与门的输出端相连。
97.第十三反相器的输入端与第二驱动信号ti2fp2相连，第十四与门的第一输入端与第十与门的输出端相连，第二十五选择器的选择控制端与第十四与门的输出端相连。第二十五选择器的第一输入端用于接收高电平信号1’b1，第二十五选择器的第二输入端与第二十四选择器的输出端相连。
98.第十四反相器的输入端与第二驱动信号ti2fp2相连，第十五与门的第一输入端与第九与门的输出端相连，第十五与门的第二输入端与第十四反相器的输出端相连，第二十
六选择器的选择控制端与第十五与门的输出端相连，第二十六选择器的第一输入端与低电平信号1’b0相连，第二十六选择器的第二输入端与第二十六选择器的输出端相连。
99.第十六与门的第一输入端与第九与门的输出端相连，第十六与门的第二输入端与第二驱动信号ti2fp2相连，第二十七选择器的第一输入端用于接收高电平信号1’b1，第二十七选择器的第二输入端与第二十六选择器的输出端相连。第十二d触发器的d输入端与第二十七选择器的输出端相连，第十二d触发器的时钟控制端用于接收内部时钟信号clk_per。
100.如图12和图10所示，第十五反相器的输入端与第一驱动信号ti1fp1相连，第十七与门的第一输入端与第十二与门的输出端相连，第十七与门的第二输入端与第十五反相器的输出端相连，第二十八选择器的第一输入端与低电平信号1’b0相连，第二十八选择器的第二输入端与第十三d触发器的q输出端相连，第二十八选择器的选择控制端与第十七与门的输出端相连。
101.第十八与门的第一输入端与第十二与门的输出端相连，第十八与门的第二输入端与第一驱动信号ti1fp1相连，第二十九选择器的第一输入端与高电平信号1’b1相连，第二十九选择器的第二输入端与第二十八选择器的输出端相连，第二十九选择器的选择控制端与第十八与门的输出端相连。
102.第十九与门的第一输入端与第十一与门的输出端相连，第十九与门的第二输入端与第一驱动信号ti1fp1相连，第三十选择器的第一输入端与低电平信号1’b0相连，第三十选择器的第二输入端与第二十九选择器的输出端相连。
103.第二十与门的第一输入端与第十一与门的输出端相连，第十六反相器的输入端与第一驱动信号ti1fp1相连，第二十与门的第二输入端与第十六反相器的输出端相连，第三十一选择器的第一输入端与高电平信号1’b1相连，第三十一选择器的第二输入端与第三十选择器的输出端相连。第十三d触发器的d输入端与第三十一选择器的输出端相连，第十三d触发器的时钟控制端用于接收内部时钟信号clk_per。
104.如图13和图10所示，第二十一反相器的输入端与第一驱动信号ti1fp1相连，第二十五与门的第一输入端与第十二与门的输出端相连，第二十五与门的第二输入端与第二十一反相器的输出端相连，第三十二选择器的第一输入端与低电平信号1’b0相连，第三十二选择器的第二输入端与第十四d触发器的q输出端相连，第三十二选择器的选择控制端与第二十五与门的输出端相连。
105.第二十六与门的第一输入端与第十二与门的输出端相连，第二十六与门的第二输入端与第一驱动信号ti1fp1相连，第三十三选择器的第一输入端与高电平信号1’b1相连，第三十三选择器的第二输入端与第三十二选择器的输出端相连，第三十三选择器的选择控制端与第二十六与门的输出端相连。
106.第二十七与门的第一输入端与第一驱动信号ti1fp1相连，第二十七与门的第二输入端与第十一与门的输出端相连，第三十四选择器的第一输入端与低电平信号1’b0相连，第三十四选择器的第二输入端与第三十三选择器的输出端相连，第三十四选择器的选择控制端与第二十七与门的输出端相连。
107.第二十二反相器的输入端与第一驱动信号ti1fp1相连，第二十八与门的第一输入端与第十一与门的输出端相连，第二十八与门的第二输入端与第二十二反相器的输出端相
连，第三十五选择器的第一输入端与高电平信号1’b1相连，第三十五选择器的第二输入端与第三十四选择器的输出端相连，第三十五选择器的选择控制端与第二十八与门的输出端。
108.第二十九与门的第一输入端与第十与门的输出端相连，第二十九与门的第二输入端与第二驱动信号ti2fp2相连，第三十六选择器的第一输入端与低电平信号1’b0相连，第三十六选择器的第二输入端与第三十五选择器的输出端相连，第三十六选择器的选择控制端与第二十九与门的输出端相连。
109.第二十三反相器的输入端与第二驱动信号ti2fp2相连，第三十与门的第一输入端与第十与门的输出端相连，第三十与门的第二输入端与第二十三反相器的输出端相连，第三十七选择器的第一输入端与高电平信号1’b1相连，第三十七选择器的第二输入端与第三十六选择器的输出端相连，第三十七选择器的选择控制端与第三十与门的输出端相连。
110.第二十四反相器的输入端与第二驱动信号ti2fp2相连，第三十一与门的第一输入端与第二十四反相器的输出端相连，第三十一与门的第二输入端与第九与门的输出端相连，第三十八选择器的第一输入端与低电平信号1’b0相连，第三十八选择器的第二输入端与第三十七选择器的输出端相连，第三十八选择器的选择控制端与第三十一与门的输出端相连。
111.第三十二与门的第一输入端与第九与门的输出端相连，第三十二与门的第二输入端与第二驱动信号ti2fp2相连，第三十九选择器的第一输入端与高电平信号1’b1相连，第三十九选择器的第二输入端与第三十八选择器的输出端相连，第三十九选择器的选择控制端与第三十二与门的输出端相连。第十四d触发器的d输入端与第三十九选择器的输出端相连，第十四d触发器的时钟控制端用于接收内部时钟信号clk_per。
112.如图14、图11、图12和图13所示，第四十选择器的第一输入端与第十三d触发器的q输出端相连，第四十选择器的第二输入端与第十二d触发器的q输出端相连，第四十选择器的第三输入端与第十四d触发器的q输出端相连，第四十选择器的第四输入端与低电平信号1’b0相连，第四十选择器的选择控制端与配置位sms相连，第四十选择器的输出端用于输出方向计数信号dir_decoder。
113.在本实施例中，编码器可以根据寄存器的配置位sms，并且根据第一外部时钟输入信号ti1和第二外部时钟输入信号ti2的相对关系计数，可配置：
①
定时器只在第二外部时钟输入信号ti2的边沿计数；
②
计数只在第一外部时钟输入信号ti1的边沿计数；
③
定时器同时在第一外部时钟输入信号ti1和第二外部时钟输入信号ti2的边沿计数。
114.第一外部时钟输入信号ti1和第二外部时钟输入信号ti2同外部触发输入信号etr通过设置寄存器可以选择第一外部时钟输入信号ti1和第二外部时钟输入信号ti2的极性，以及通过低通滤波器可以对输入信号进行可编程的数字滤波。编码器模式一般用于马达控制，第一外部时钟输入信号ti1和第二外部时钟输入信号ti2被用来作为增量编码器的接口。参看下表1，假设第一外部时钟输入信号ti1和第二外部时钟输入信号ti2不同时变换。
115.表1 计数方向与编码器信号的关系
编码器主要是根据第一外部时钟输入信号ti1和第二外部时钟输入信号ti2的相对关系，产生计数时钟信号clk_decoder和方向计数信号dir_decoder，并且定时器根据产生的计数时钟信号clk_decoder和方向计数信号dir_decoder进行计数。编码器模式下的定时器，由编码器中的计数时钟信号clk_decoder的上升沿，以及根据编码器产生的方向计数信号dir_decoder进行方向选择而进行计数，为防止对计数方向的误判和方向变化沿和时钟沿不能满足相应的时序逻辑关系，即进行计数方向的信号经时钟沿同步采样不满足时序关系，从而计数方向和计数值不正确，如图9a和图9b所示，设计的方向位判断变化逻辑采用内部时钟信号clk_per同步两拍后和原输入的第一驱动信号ti1fp1以及第二驱动信号ti2fp2变化沿经相应逻辑关系后，获取与第一驱动信号ti1fp1和第二驱动信号ti2fp2对应的变化沿信号（如图10中的信号ti1fp1_r_dir、信号ti1fp1_f_dir、信号ti2fp2_r_dir和信号ti2fp2_f_dir）；而时钟产生的上升沿相对方向的变化判断，取第一驱动信号ti1fp1 以及第二驱动信号ti2fp2变经clk_per同步一拍后的上升沿信号；这样可以防止时钟的上升沿和方向位变化判断处于变化沿关系，避免方向位dir和时钟处于不满足相应的建立保持时序关系，计数方向和计数值的不准确的情况。
116.如图9a、图9b、图9c、图10、图11、图12、图13和图14所示，编码器的方向计数信号dir_decoder是根据第一驱动信号ti1fp1和第二驱动信号ti2fp2的相对关系并根据配置位sms产生的编码器模式下的计数方向位。
117.当配置位sms配置为2’b001时，方向计数信号dir_decode选择内部逻辑信号dir_ti2_sel，计数时钟信号clk_decoder选择信号ti2fp2_ed，即定时器在时钟边沿，即是第二驱动信号ti2fp2的边沿进行计数，计数方向对应为内部逻辑信号dir_ti2_sel，即在第二驱动信号ti2fp2的边沿，判断第一驱动信号ti1fp1的电平产生的方向逻辑信号，内部逻辑信号dir_ti2_sel对应的信号ti2fp2_r_dir（即第二驱动信号ti2fp2的上升沿信号）为1时，第一驱动信号ti1fp1为高，则向上计数，产生的内部逻辑信号dir_ti2_sel的电平为低；信号ti2fp2_r_dir（即第二驱动信号ti2fp2的上升沿信号）为1时，第一驱动信号ti1fp1为低，则向下计数，产生的内部逻辑信号dir_ti2_sel电平为高；信号ti2fp2_f_dir（即第二驱动信号ti2fp2的下降沿信号）为1时，第一驱动信号ti1fp1为高，则向下计数，产生的内部逻辑信
号dir_ti2_sel的电平为高即为1’b1；信号ti2fp2_f_dir（即第二驱动信号ti2fp2的下降沿信号）为1时，第一驱动信号ti1fp1为低，则向上计数，产生的内部逻辑信号dir_ti2_sel的电平为低即为1’b0；其他情况下，内部逻辑信号dir_ti2_sel的电平保持其原来的值。
118.当配置位sms配置为2’b010时，方向计数信号dir_decode选择内部逻辑信号dir_ti1_sel，计数时钟信号clk_decoder选择信号ti1fp1_ed，即定时器在编码器的时钟边沿（即是第一驱动信号ti1fp1的边沿进行计数），计数方向对应为内部逻辑信号dir_ti1_sel（即在第一驱动信号ti1fp1的边沿，判断第二驱动信号ti2fp2的电平，而产生的方向逻辑信号），内部逻辑信号dir_ti1_sel对应的信号ti1fp1_r_dir（即第一驱动信号ti1fp1的上升沿信号）为1时，第二驱动信号ti2fp2为高，则向下计数，产生的内部逻辑信号dir_ti2_sel的电平为高即1’b1；信号ti1fp1_r_dir（即第一驱动信号ti1fp1的上升沿信号）为1时，第二驱动信号ti2fp2为低，则向上计数，产生的内部逻辑信号dir_ti1_sel的电平为低即1’b0；信号ti1fp1_f_dir（即第一驱动信号ti1fp1的下降沿信号）为1时，第二驱动信号ti2fp2为高，则向上计数，产生的内部逻辑信号dir_ti2_sel的电平为高即1’b0；信号ti1fp1_f_dir（即第一驱动信号ti1fp1的下降沿信号）为1时，第二驱动信号ti2fp2为低，则向下计数，产生的内部逻辑信号dir_ti1_sel逻辑电平为高即为1’b1。其他情况下，内部逻辑信号dir_ti1_sel的电平保持其原来的值。
119.当配置位sms配置为2’b011时，方向计数信号dir_decode选择内部逻辑信号dir_ti1ti2_sel，计数时钟信号clk_decoder选择信号ti1fp1_ed和信号ti2fp2_ed相或的逻辑，即定时器在编码器时钟边沿，即在第一驱动信号ti1fp1和第二驱动信号ti2fp2的边沿都进行计数，计数方向对应为内部逻辑信号dir_ti1ti2_sel，即在第一驱动信号ti1fp1的边沿，判断第二驱动信号ti2fp2的电平，以及在第二驱动信号ti2fp2的边沿，判断第一驱动信号ti1fp1的电平产生的方向逻辑信号；内部逻辑信号dir_ti1ti2_sel对应的信号ti1fp1_r_dir（即第一驱动信号ti1fp1的上升沿信号）为1时，第二驱动信号ti2fp2为高，则向下计数，产生的内部逻辑信号dir_ti1ti2_sel的电平为高即1’b1；信号ti1fp1_r_dir（即第一驱动信号ti1fp1的上升沿信号）为1时，第二驱动信号ti2fp2为低，则向上计数，产生的内部逻辑信号dir_ti1ti2_sel的电平为低即1’b0；信号ti1fp1_f_dir（即第一驱动信号ti1fp1的下降沿信号）为1时，第二驱动信号ti2fp2为高，则向上计数，产生的内部逻辑信号dir_ti1ti2_sel的电平为低即1’b0；信号ti1fp1_f_dir（即第一驱动信号ti1fp1的下降沿信号）为1时，第二驱动信号ti2fp2为低，则向下计数，产生的内部逻辑信号dir_ti1ti2_sel的电平为高即为1’b1。信号ti2fp2_r_dir（即第二驱动信号ti2fp2的上升沿信号）为1时，第一驱动信号ti1fp1为高，则向上计数，产生的内部逻辑信号dir_ti1ti2_sel电平为低；信号ti2fp2_r_dir（即第二驱动信号ti2fp2的上升沿信号）为1时，第一驱动信号ti1fp1为低，则向下计数，产生的内部逻辑信号dir_ti1ti2_sel的电平为高；信号ti2fp2_f_dir（即第二驱动信号ti2fp2的下降沿信号）为1时，第一驱动信号ti1fp1为高，则向下计数，产生的内部逻辑信号dir_ti1ti2_sel的电平为高即1’b1；信号ti2fp2_f_dir（即第二驱动信号ti2fp2的下降沿信号）为1时，第一驱动信号ti1fp1为低，则向上计数，产生的内部逻辑信号dir_ti1ti2_sel的电平为低即为1’b0。其他情况下，dir_ti1ti2_sel逻辑电平保持其原来的值。
120.图15a、图15b和图15c为根据第一驱动信号ti1fp1以及第二驱动信号ti2fp2的边沿和相对电平关系产生的内部逻辑信号变化的波形时序图。图中示出了关于内部产生的编
码器模式下的计数时钟信号clk_decoder和编码模式下的方向计数信号dir_decoder信号的变化。
121.counter表示定时器的增加和减少，counter在时钟上升沿，根据dir计数方向位进行计数。在计数时钟信号clk_decoder上升沿且方向计数信号dir_decoder为0时，counter进行向上计数，而在计数时钟信号clk_decoder的上升沿并且当方向计数信号dir_decoder为1，counter进行向下计数。
122.图15a、图15b和图15c中的编码模式一是编码器模式对应的配置位sms配置为2’b001时的情况，编码模式二是编码器模式对应的配置位sms配置为2’b010时的情况，编码模式三是编码器模式对应的配置位sms配置为2’b011时的情况。
123.前述对本发明的具体示例性实施方案的描述是为了说明和例证的目的。这些描述并非想将本发明限定为所公开的精确形式，并且很显然，根据上述教导，可以进行很多改变和变化。对示例性实施例进行选择和描述的目的在于解释本发明的特定原理及其实际应用，从而使得本领域的技术人员能够实现并利用本发明的各种不同的示例性实施方案以及各种不同的选择和改变。本发明的范围意在由权利要求书及其等同形式所限定。