连续时间Sigma-Delta模数转换系统及其运行方法和应用与流程

连续时间sigma-delta模数转换系统及其运行方法和应用
技术领域
1.本发明涉及电子设备、电子器件技术领域，特别是一种连续时间sigma-delta模数转换系统及其运行方法和应用。


背景技术：

2.为了提高数据率，无线蜂窝通信技术已经从4g（主要是tdd方式的lte）的20mhz/100mhz带宽的发展到5g厘米波段（sub-6ghz的nr1）的100mhz/200mhz带宽或者，以及5g毫米波段（以美国28ghz、39ghz为代表的nr2）的400mhz/800mhz带宽。wi-fi技术也从wi-fi6的160mhz带宽发展到wi-fi7的320mhz带宽。根据奈奎斯特采样定律，模数转换器的采样时钟必须是带宽的2倍以上，这就需要500msps以上的中频采样模数转换器或者1gsps以上的射频采样模数转换器。受限于cmos电路的最高速度和功耗，一般高速模数转换器（adc）的实现方法是设计多个多级流水线模数转换器（pipe line adc），利用多相位时钟做交叉采样。比如某些4gsps的adc，可能使用高达20个子adc做交叉采样。交叉采样的问题是因为各子adc的特性并不一致性，会恶化无杂散自由动态范围（sfdr）指标。另外就是多个子adc是并联输入方式，加大了adc驱动器的设计难度。另外的做法是使用锗硅（gesi）工艺提高单管特征频率，或者使用鳍式（finfet）技术，并将cmos芯片制程推进到28nm或者16nm等深亚微米的先进制程，从而提高半导体的本征频率，来提高时钟时钟速度，降低比较器功耗，实现更高带宽增益积的放大器，最终提高模数转换器的采样速率。
3.虽然流水线模数转换器相对于快闪型模数转换器而言减少了比较器的个数，又不会像逐次比较模数转换器那样降低采样率，拥有速度和功耗的合理折衷并被广泛采用，但是，在集成频综和i、q解调器的直接下变频（零中频）架构的集成接收芯片里面，抗混叠滤波器变成了不可逾越的障碍。因为不能在芯片里用电感和电容做高阶的无源抗混叠滤波器。采用多级有源滤波器会大幅度增加功耗。另外，逐次比较型模数转换器因为使用开关电容输入结构做采样保持器，需要指标很好的驱动器才能保证性能，否则会大幅度降低芯片的无杂散自由动态范围（sfdr）指标。而高带宽低失真的驱动器的功耗也很大。因此，集成模数转换器的接收机或者片上系统（soc）的设计难度非常大。
4.为了方便抗混叠滤波器的设计，需要提高模数转换器的采样率。普通的快闪模数转换器（adc）或者流水线模数转换器（adc），如果过采样1倍（比如采样率是满足奈奎斯特采样定理需要的最低采样率的2倍），那么因为量化噪声能量减半而信噪比（snr）提高3db。也就是说，4倍过采样率才提高1位有效精度。因此，采用普通的过采样技术，将8位模数转换器（adc）的精度提高到12位，需要256倍的过采样率。那么，即使是8gsps的快闪adc，用过采样技术提高信噪比， 也只相当于125msps的12位adc。如果再使用交叉采样技术，需要8个8gsps的快闪adc，才能交叉采样成1gsps的12位adc。这样做没有商业价值，因为一个直接变频架构的2收2发的集成宽带收发器芯片，需要4个相同的adc和4个相同的dac。就算不计较成本，这样做的功耗问题也基本上无法解决。
5.为了支持320mhz和400mhz带宽，在i、q采样的直接变频架构（零中频）接收机中，2
路adc都需要达到等效500msps以上的采样率（需要留20%带宽给滤波器的过渡带）。如果使用1阶sigma-delta调制技术，为了提高6位精度，需要使用16倍以上的过采样率。这时，sigma-delta的量化子adc需要8位8gsps，才能做到等效14位500msps的adc。而一般cmos电路，时钟频率又是限制。比如在130nm的平面cmos芯片中，即使用cml电平设计高速时钟电路，也只能达到8ghz左右。虽然使用更先进的深亚微米工艺，比较容易做到8ghz以上的时钟频率。但是，因为工作电压降低了，模拟部分的采样保持器和放大器满刻度摆动范围变小了，也就是有用信号的功率变小了。如果噪声功率保持不变，信噪比就下降了。所以，依靠更先进的工艺来提高adc的采样率，又很难保持模数转换器的信噪比（snr）和无杂散自由动态范围（sfdr）指标。


技术实现要素：

6.本发明的目的在于：提供一种连续时间sigma-delta模数转换系统及其运行方法和应用。
7.本发明通过如下技术方案实现：一种连续时间sigma-delta模数转换系统，它包括模数转换器单元，设有n个模数转换器，每个模数转换器通过独立的时钟相位实现驱动且模数转换器之间相互并联以达到交叉采样，其中n为正整数；数模转换器单元，设有数量与模数转换器相同且与模数转换器一一对应的数模转换器，且每个模数转换器均对应连接一个数模转换器以实现反馈电压信号的生成；用差分放大器加电阻电容做成的差分积分器单元，与数模转换器连接，用于接收数模转换器的输出信号；数据累加器，与数模连接，用于接收模数转换器的输出信号做累加；滤波器，与数据累加器连接，对累加的信号进行数字滤波并校准；以及用差分放大器加电阻电容做的差分积分器，与输入信号和数模的输出信号差值做积分，形成sigma-delta调制器。其中，模数转换器是差分输入型，数模转换器是差分输出型，连接时保证差分积分器是对输入信号和输出信号的差值积分。
8.一种连续时间sigma-delta模数转换系统的运行方法，它包括如下步骤：步骤1：n个模数转换器均通过各自的时钟相位驱动，进行交叉采样；同时 每个模数转换器的输出数据送到各自对应的数模转换器；步骤2：将步骤1数模转换器的输出信号输送到差分积分器，差分放大器将输入信号和数模转换器的输出的反馈信号的差值做积分，形成sigma-delta调制器；同时将每个模数转换器的输出数据送至数据累加器做累加；步骤3：步骤2中累加器在n个模数转换器数据都累加一次后输出到数字滤波器，然后对累加器清零，准备进行下一次累加；而送入滤波器的数据进行数字滤波并校准。
9.所述连续时间sigma-delta模数转换系统在芯片中的应用，所述芯片为单一裸晶片芯片或多裸晶片的合封芯片。
10.较之前技术而言，本发明的有益效果为：1、本发明提高了过采样率而不会明显增加功耗，简化了模数转换器（adc）的驱动器设计，简化了滤波器设计，既有利于wi-fi6和wi-fi7的集成收发芯片的实现，又有利于5g通信的集成收发芯片的设计实现，也可用于wi-fi6/wi-fi7 soc和5g小基站soc。
附图说明
11.图1为本发明连续时间sigma-delta模数转换系统的工作原理示意图。
具体实施方式
12.下面结合附图说明对本发明做详细说明：如图1所示：一种连续时间sigma-delta模数转换系统，它包括模数转换器单元，设有n个模数转换器，每个模数转换器通过独立的时钟相位实现驱动且模数转换器之间相互并联以达到交叉采样，其中n为正整数；这里所述时钟相位为通过锁相环产生高频时钟并将高频时钟分频后生成。一般来说，所述模数转换器为m位快闪型子模数转换器。
13.数模转换器单元，设有数量与模数转换器相同且与模数转换器一一对应的数模转换器，且每个模数转换器均对应连接一个数模转换器以实现反馈电压信号的生成。一般模数转换器（dac）是差分电流输出型的，每个模数转换器（dac）后面需要串接相同的电阻rl(图中未画出)，才能送积分器的反馈电阻rf的一端;如果模数转换器（dac）是电压输出型的，可直接接反馈电阻rf的一端。
14.用差分放大器加电阻电容做成的差分积分器单元，与数模转换器连接，用于接收数模转换器的输出信号；数据累加器，与模数转换器连接，用于接收模数转换器的输出信号并做累加；以及滤波器，与数据累加器连接，对累加的信号进行数字滤波并校准；这里的累加并取合适的字长相当于多个采样点求平均。求平均相当于一种低通滤波器。因为过采样率很高，即使该低通滤波器的通带在其整体带宽内不怎么平坦，只要在感兴趣的带宽内足够平坦，就不会带来的带内不平坦问题。而且因为累加后字长变长，既可保证数据不会溢出，也不需要做除法，还可以降低数据率，从而降低了高速电路的门数，对降低功耗很有帮助。比如4个1gsps的8位快闪数模转换器做交叉采样，使用4ghz锁相环将1ghz时钟倍频到4ghz，然后4分频做成4个不同相位的1ghz时钟（每2个时钟相位差90度），4个二进数据累加，累加器使用4ghz时钟，累加后数据字长会增加到10位。将二进制偏移码数据转换成补码累加，累加器使用10位字长，4个数据累加后就一次性输出，输出后马上对累加器清零。也就是输出数据率还是1gsps,这样数据不会因为连续累计而溢出。这里只有锁相环工作在4ghz，累加器工作在4gsps，其余电路都可以工作在1gsps，这样就降低了输出数据率，降低了功耗。
15.通过这个特殊的累加器后输出的数据，可以按照通常的数字滤波方法，比如先做cic滤波，后做fir滤波。每次cic滤波后可以抽取2倍降低数据率，降低fir滤波器的阶数和功耗。
16.其中，每路子adc的数据可以在送入累加器前做校正来改善交叉采样带来的无杂散自由动态范围（sfdr）指标恶化的问题，也可以在累加后做校准。
17.以及用差分放大器加电阻电容做的差分积分器，与输入信号和数模的输出信号差值做积分，形成sigma-delta调制器；sigma-delta调制器，会将量化噪声整形，低频端噪声小，高频端噪声大，总量化噪声维持不变。
18.其中，模数转换器是差分输入型，数模转换器是差分输出型，连接时保证差分积分器是对输入信号和输出信号的差值积分。
19.因为本发明采用了sigma-delta调制器，会跟所有的sigma-delta adc一样，将感兴趣的通带（一般是低端）内噪声推挤到带外（一般是高端），从而相当于模数转换器（adc）的信噪比（snr）提高。本发明不限定滤波器的滤波方法，也不限定具体校正方法，校正方法可以采用现有交叉采样adc的校正方法。
20.具体说明，如果使用1阶sigma-delta调制器做噪声整形，每过采样1倍，就可以提高1.5位精度。而使用2阶sigma-delta调制器做噪声整形，每过采样1倍，可以提高2.5位精度。因此，sigma-delta调制器可以大幅度降低过采样率。如此以来，n个m位且采样率为fs的快闪型子模数转换器，经过交叉采样和sigma-delta调制器调制，再通过cic滤波做k倍抽取，使得输出数据率为fs/k，这就等效一个输出数据率为fs/k的模数转换器，且模数转换器的信噪比（snr）为6.02*m+1.78-5.17+9.03*log2(n*k)。
21.本发明跟普通sigma-delta adc的差异是降低了前端量化器的速度。比如某业界领先的带sin3滤波器的工业用sigma-delta adc，其16位分辨率下的输出数据率是4.8ksps, 24位分辨率下输出数据率降低到20sps， 8位分辨率的提高是通过256倍过采样率实现的。按照这样推算，如果使用1位量化前端的常规sigma-delta adc架构，输出1gsps的8位数据，就需要256 gsps的量化前端采样率;输出1gsps的12位数据，需要4096 gspsd的量化前端采样率，这在现在的芯片工艺条件下是完全不切实际的。
22.这里采用sigma-delta调制器的模数转换器最大的好处是在做系统集成时，模数转换器前的抗混叠滤波器容易设计。因为前端子模数转换器运行在多倍过采样的采样率，而且交叉采样进一步推高了等效采样率，抗混叠滤波器允许的过渡带很长，可以使用阶数比较少的抗混叠滤波器来进行系统集成。比如做5g通信用的多通道收发器，按照本发明方法做的高速sigma-deltaadc前面只需要2阶有源低通滤波器（在放大器输入端和反馈端加电阻电容来实现）。如果过采样率非常高而且设计合理，一阶rc无源低通滤波器就可以达到抗混叠的目的。过采样率的提高，大大降低了集成频综和直接下变频器（由2个混频器组成的i、q解调器）的接收芯片的滤波器设计难度。这样就解决了集成芯片里面的抗混叠滤波器的难题。使用带交叉采样的连续时间sigma-delta adc技术，很容易将过采样倍数做到32倍以上，使用每倍频程抑制度增加12db的二阶有源低通滤波器就很容易实现60db以上的阻带抑制度，不会因为混叠增加太大功耗。连续时间sigma-delta adc的另外一个好处是输入阻抗相对带采样保持的开关电容型模数转换器来说，输入阻抗变化很小，不需要在模数转换器前使用输出电流能力很大的驱动器，降低了模数转换器驱动器的功耗和设计难度。图1中差分积分器单元本身就承担了模数转换器的驱动器的作用。因为使用交叉采样，降低了每个模数转换器的采样保持器的工作频率，对模数转换器的驱动速度同样有所降低。当然，用差分放大器加电阻电容做成的差分积分器成为了本发明的设计难点。在该差分放大器设计完成以后，模数转换器前端的增益电路就没有驱动能力的要求了，比如，可以使用2阶有源低通滤波器来驱动这个差分积分器，不需要额外的模数转换器驱动器，这样就降低了设计难度。
23.从原理上来说，本发明并不限定sigma-delta调制的阶数，不一定如图1画出的那样只做1阶sigma-delta调制。本发明的精髓是用多相位时钟做交叉采样的方式降低每个子模数转换器内的比较器的工作速度，用交叉输出的方式降低数模转换器的开关速度和稳定性要求，并用差分积分器做sigma-delta调制器，用求和的方式简化第一级高速工作的数字
滤波器的设计。这些部分都是高速工作的，一般需要模拟芯片设计工程师仔细地设计仿真和验证。而且本发明用高倍率过采样方式简化模拟抗混叠滤波器的设计难度，从架构上解决集成收发器的设计困难。
24.需要说明的是，这里用差分放大器和电阻电容做的差分积分器单元包括两个反馈电阻rf，两个输入电阻ri，两个电容c以及差分放大器；在正向电压的输入端与反向电压的输出端之间依次串联有电阻ri和差分放大器，在反向电压的输入端与正向电压的输出端之间依次串联有电阻ri和差分放大器；反向电压的输出端与电阻ri之间、正向电压的输出端与电阻ri之间有电容c，两个电容c所在的线路上均设有支路与数模转换器连接，且支路上设有反馈电阻rf；所述差分输入型模数转换器与反向电压的输出端和正向电压的输出端连接。
25.一种连续时间sigma-delta模数转换系统的运行方法，它包括如下步骤：步骤1：n个模数转换器均通过各自的时钟相位驱动，进行交叉采样；同时 每个模数转换器的输出数据送到各自对应的数模转换器；步骤2：将步骤1数模转换器的输出信号输送到由差分放大器和电阻电容组成的差分积分器，差分积分器将数模转化器的输出信号和输入信号的误差信号做积分，形成sigma-delta调制器；同时将每个模数转换器的输出数据送至数据累加器做累加；步骤3：步骤2中累加器在n个模数转换器数据都累加一次后输出到数字滤波器，然后对累加器清零，准备进行下一次累加；而送入滤波器的数据进行数字滤波并校准。
26.其中，步骤3中，滤波器进行数字滤波的具体方式如下：先进行cic滤波，做k倍抽取，以降低数据率，使得输出数据率为fs/k，之后进行fir滤波，并适当校准，其中fs为n个快闪型子模数转换器的采样率。
27.所述连续时间sigma-delta模数转换系统在芯片中的应用，所述芯片为单一裸晶片芯片或多裸晶片的合封芯片。具体的说，本发明的系统以及方法既可以用来做单独的模数转换芯片，也可以用于集成收发器芯片(一类集成多个模数转换器、数模转换器和宽带频综以及直接变频i/q调制解调器的完成射频到数字工作的双向转换的芯片)。
28.具体应用如下：以集成wi-fi7接收器为例说明。从wi-fi提升到wi-fi5和wi-fi6，数据带宽已经从40mhz提高到160mhz，调制方式从64 qam提高到256 qam和1024 qam，对芯片设计提出了很大的挑战。从wi-fi6提升到wi-fi7后，射频带宽最高320mhz，调制方式最高4096 qam，模数转换器的设计难度非常大。已经有很多国产wi-fi芯片设计公司无法独立完成高速模数转换器的设计，需要从外部购买ip。采用直接变频架构的零中频接收机方案，需要5.8ghz~7ghz范围内的频综，将射频信号用i/q解调器直接下变频到基带模拟信号。因为射频带宽320mhz，i/q基带模拟信号带宽160mhz。选择2.5倍的过采样率进行量化用于后续数据出来，需要输出数据率400msps以上的高速adc。对于常见的2收2发系统，这样的高速模数转换器需要4个，功耗和成本都需要做严格的控制，同时又不能降低标准所需的指标。因为调制方式的改变，对模数转换器的位宽也提高了要求。如果wi-fi5需要有效位数7比特左右的模数转换器（8比特adc），那么wi-fi6就需要有效位数9比特左右（10比特adc），wi-fi7就需要有效位数11比特左右（12比特adc）。如果直接使用采样率为400msps的有效位数为11比特左右的流水线adc，那么，滤波器通带带宽160mhz，阻带240mhz。如果模数转换器的有效位数需要
11位左右，也就是信噪比要66db左右，理想的抗混叠滤波器的阻带抑制度也要在66db左右。在这么窄的过渡带的情况下，用模拟低通滤波器将阻带的抑制度做66db左右是不可能的。
29.现在选择12.8ghz的压控振荡器（vco）和锁相环（也可以用6.4ghz的vco再倍频），产生12.8ghz的时钟（12.8ghz不容易与5.8ghz~7ghz的本振用频综互相牵引，但倍频方式需要考虑这个隔离度导致的锁相环牵引问题），做4分频，得到3.2ghz的4相位时钟4对，每2个时钟相位差90度。设计4个3.2gsps的4比特位的快闪模数转换器（flash adc），每个快闪模数转换器（flash adc）使用一个差分采样保持器和15个比较器，一共需要60个比较器。用4个快闪adc做交叉采样，就等效12.8gsps的采样率。同样，做4个电流输出数模转换器（dac），每路数模转换器（dac）使用16个相同的电流源（用电流镜很容易得到电流相同的电流源），用快闪模数转换器（flash adc）的输出数据驱动模拟开关切换该电流源，等效4位电流输出型数模转换器（dac）。将数模转换器（dac）的电流输出用合适的接地电阻转换为电压输出，再都接到差分积分器的反馈电阻rf上，构成1阶sigma-delta调制器。同时，4路3.2gsps的快闪模数转换器（flash adc）的输出数据做累加，累加器用12.8ghz时钟驱动，取最后累加结果（相当于4倍抽取），然后累加器清零，准备下一个周期的累加。此处取6位字长就不会溢出，输出数据时钟3.2ghz。该数据送cic3滤波器，取合适字长（比如8位）的系数和合适的输出字长（比如10位），做4倍抽取，输出数据时钟800mhz（这个cic3滤波器的工作速率过高，可能仍然需要用模拟方式的cml电平来做这个数字滤波器）。相同的cic3滤波器设计方式再做一次cic3滤波，做2倍抽取，输出数据时钟400mhz。选择40%带宽设计有限冲击响应（fir）滤波器，取合适的系数字长（比如10位）和输出字长（比如12位），做完fir滤波后不再抽取，作为基带数据输出。后面的数字滤波器工作频率低，可以使用普通cmos电路，用verlog代码设计实现，减小了工作量。
30.现在计算信噪比。基于4位快闪adc，m=4，等效采样率12.8gsps, 过采样率32倍，最终输出信噪比（snr）为6.02*m + 1.78
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5.17 + 9.03*log2(4*8) = 65.84db。这个信噪比指标跟12位流水线高速模数转换器接近。另外，因为前端采样率等效12.8gsps, 相对于160mhz通带的低通滤波器，到12.64ghz处的倍频程数为79倍（大于2的6次方）。按照每倍频程抑制度增加12db的二阶有源低通滤波器计算，抑制度可以做到72db以上，完全不会因为混叠原因降低信噪比。
31.总而言之，使用本专利的系统以及方法，提高了过采样率而不会明显增加功耗，简化了adc驱动器的设计，简化了滤波器的设计，既有利于wi-fi6和wi-fi7的集成收发芯片的实现，又有利于5g通信（包括sub 6ghz的nr1和5g毫米波nr2）的集成收发芯片的设计实现，也可用于wi-fi6/wi-fi7 soc和5g小基站soc，具有重大的商业价值。
32.最后应说明的是:以上所述仅为本发明的优选实施例而已，并不用于限制本发明，尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。