驱动电路的制作方法

1.本实用新型涉及电子电力技术领域，特别地，涉及一种驱动电路。


背景技术：

2.在逻辑或开关类集成芯片(例如同时集成了cmos和双极器件的芯片)中的驱动电路，对于不同的负载要求可以提供不同的驱动能力。驱动电路中的双极型驱动管的尺寸和所需的偏置电流通常会按照最大负载来选择，当在驱动小负载的时候，超出所需驱动能力的额外偏置电流会造成不必要的功率损耗，不利于低功耗应用。


技术实现要素：

3.鉴于上述问题，本实用新型的目的在于提供一种驱动电路，其偏置电流的大小受控于输出端的电压，可以匹配合理的负载变化范围，确保在驱动不同负载时保持最低的功耗。
4.根据本实用新型的一方面，提供一种驱动电路，包括：第一偏置模块，提供第一偏置电流；
5.第一驱动模块，与所述第一偏置模块连接，响应输入信号并根据所述第一偏置电流下拉所述驱动电路的输出端；
6.第二偏置模块，提供第二偏置电流；
7.第二驱动模块，与所述第二偏置模块连接，响应所述输入信号并根据所述第二偏置电流上拉所述输出端，
8.其中，所述第一偏置模块与所述输出端连接，所述输出端被下拉后所述第一偏置电流的大小受控于所述输出端的电压；和/或所述第二偏置模块与所述输出端连接，所述输出端被上拉后所述第二偏置电流的大小受控于所述输出端的电压。
9.可选地，所述第一偏置模块包括：
10.第一控制单元，根据所述输入信号的电平状态和所述输出端的电压提供第一控制电压；以及
11.第一偏置单元，与所述第一控制单元连接，基于所述第一控制电压提供所述第一偏置电流。
12.可选地，所述第一控制单元包括：
13.第一晶体管，控制端连接所述输入信号，第一端接地，第二端输出所述第一控制电压；
14.第二晶体管，控制端与所述输出端连接，第一端与所述第一晶体管的第二端连接，第二端接地；以及
15.第一电流源，第一端连接电源端，第二端与所述第二晶体管的第一端连接。
16.可选地，所述第一控制单元还包括：
17.第三晶体管，第一端连接所述电源端，第二端与所述第一晶体管的第二端连接；
18.第一触发器，第一端接收所述输入信号，第二端与所述第三晶体管的控制端连接，其中，所述第一触发器在所述输入信号发生第一跳转时输出持续第一时间的第一脉冲以及在其他情况下处于第一电平状态。
19.可选地，所述第一偏置单元包括：
20.第四晶体管，控制端接收所述第一控制电压，第一端接地；
21.第一电流镜，第一端与所述第四晶体管的第二端连接，第二端输出所述第一偏置电流。
22.可选地，所述第一电流镜包括：
23.第五晶体管，第一端与所述电源端连接，第二端与所述第四晶体管的第二端连接，控制端与所述第五晶体管的第二端连接；
24.第六晶体管，控制端与所述第五晶体管的控制端连接，第一端连接所述电源端，第二端输出所述第一偏置电流。
25.可选地，所述第二偏置模块包括：
26.第二控制单元，根据所述输入信号的电平状态和所述输出端的电压提供第二控制电压；以及
27.第二偏置单元，与所述第二控制单元连接，基于所述第二控制电压提供所述第二偏置电流。
28.可选地，所述第二控制单元包括：
29.第七晶体管，控制端连接所述输入信号，第一端连接电源端，第二端输出所述第二控制电压；
30.第八晶体管，控制端与所述输出端连接，第一端与所述第七晶体管的第二端连接，第二端连接所述电源端；以及
31.第二电流源，第一端与所述第八晶体管的第一端连接，第二端接地。
32.可选地，所述第二控制单元还包括：
33.第九晶体管，第一端接地，第二端与所述第七晶体管的第二端连接，
34.第二触发器，第一端接收所述输入信号，第二端与所述第九晶体管的控制端连接，其中，所述第二触发器在所述输入信号发生第二跳转时输出持续第二时间的第二脉冲以及在其他情况下处于第二电平状态。
35.可选地，所第二述偏置单元包括：
36.第十晶体管，控制端接收所述第二控制电压，第一端连接所述电源端；
37.第二电流镜，第一端与所述第十晶体管的第二端连接，第二端输出所述第二偏置电流。
38.可选地，所述第二电流镜包括：
39.第十一晶体管，第一端接地，第二端与所述第十晶体管的第二端连接，控制端与所述第十一晶体管的第二端连接；
40.第十二晶体管，控制端与所述第十一晶体管的控制端连接，第一端接地，第二端输出所述第二偏置电流。
41.可选地，所述第一驱动模块包括：
42.第三控制单元，根据所述输入信号控制是否输出所述第一偏置电流；以及
43.第一驱动单元，与所述第三控制单元连接，并基于所述第一偏置电流下拉所述输出端。
44.可选地，所述第三控制单元包括：
45.第十三晶体管，控制端接收所述输入信号，第一端接收所述第一偏置电流；
46.第十四晶体管，控制端接收所述输入信号，第一端接地，第二端与所述第十三晶体管的第二端连接，
47.其中，所述第十三晶体管为p型mos管，所述第十四晶体管为n 型mos管。
48.可选地，所述第一驱动单元包括：
49.第一三极管，控制端与所述第十三晶体管的第二端和所述第十四晶体管的第二端连接，第一端经由第一电阻接地，第二端经由第二电阻与电源端连接；
50.第二三极管，控制端与所述第一三极管的第一端连接，第一端接地，第二端与所述输出端连接。
51.可选地，所述第二驱动模块包括：
52.第四控制单元，根据所述输入信号控制是否输出所述第二偏置电流；以及
53.第二驱动单元，与所述第四控制单元连接，并基于所述第二偏置电流上拉所述输出端。
54.可选地，所述第四控制单元包括：
55.第十五晶体管，控制端接收所述输入信号，第一端接收所述第二偏置电流；
56.第十六晶体管，控制端接收所述输入信号，第一端与电源端连接，第二端与所述第十五晶体管的第二端连接，
57.其中，所述第十六晶体管为p型mos管，所述第十五晶体管为n 型mos管。
58.可选地，所述第二驱动单元包括：
59.第三三极管，控制端与所述第十五晶体管的第二端和所述第十六晶体管的第二端连接，第一端经由第三电阻与电源端连接，第二端经由第四电阻接地；
60.第四三极管，控制端与所述第三三极管的第一端连接，第一端与电源端连接，第二端与所述输出端连接。
61.本实用新型提供的驱动电路，采用栅极耦合的自适应变电流的方式，通过输出端的电压反馈控制偏置单元中晶体管的栅极电压，从而控制第一偏置电流/第二偏置电流的方式，实现反馈控制偏置电流。可以降低对驱动模块中三极管的工艺要求，提高对温度和电压偏移的容忍度。并且可以匹配合理的负载变化范围，确保在驱动不同负载时保持最低的功耗，并将输出端的电压保持在稳定的范围，确保不出现逻辑错误或开关失效的情况。
62.进一步地，本技术还通过在偏置模块的控制单元中设置逻辑电路(触发器以及与触发器连接的晶体管)以实现快速边沿切换、提高驱动速度和降低静态功耗的目的。
附图说明
63.通过以下参照附图对本实用新型实施例的描述，本实用新型的上述以及其他目的、特征和优点将更为清楚，在附图中：
64.图1示出了一种驱动电路的示意图；
65.图2示出了根据本实用新型实施例提供的驱动电路的结构示意图；
66.图3示出了根据本实用新型实施例提供的驱动电路的电路示意图；
67.图4示出了根据本实用新型实施例提供的驱动电路的波形示意图。
具体实施方式
68.以下将参照附图更详细地描述本实用新型的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
69.为降低在低负载(例如包括轻载、空载等情况)时多余偏置电流造成的额外功耗，通常需要从输出端引入一路反馈信号，用以监控输出端的变化，并根据输出负载的大小调节偏置电流。具体，图1示出了一种驱动电路的示意图。
70.如图1所示，驱动电路100包括第一驱动模块110和第二驱动模块 120。
71.第一驱动模块110包括晶体管m24、晶体管m25、晶体管m26、电流源i22、二极管d2、电阻r23、电阻r24、三极管q23、三极管q24。晶体管m24的控制端接收输入信号dp，晶体管m24的第一端经由电流源i22与电源端连接并接收电源电压vdd，晶体管m24的第二端与二极管d2的阳极连接，二极管d2的阴极与输出端连接接收输出信号y。晶体管m25的控制端接收输入信号dp，晶体管m25的第一端接地，晶体管m25的第二端与二极管d2的阳极连接。晶体管m26的控制端接收输入信号dn，晶体管m26的第一端接地，晶体管m26的第二端经由电阻r23与二极管d2的阴极连接。三极管q23的控制端与二极管d2的阳极连接，三极管q23的第一端经由电阻r24接地，三极管q23的第二端与电源端连接并接收电源电压vdd。三极管q24的控制端与三极管q23的第一端连接，三极管q24的第一端接地，三极管q24的第二端与输出端连接。
72.第二驱动模块120包括晶体管m21、晶体管m22、晶体管m23、电流源i21、二极管d1、电阻r21、电阻r22、三极管q21、三极管q22。晶体管m21的控制端接收输入信号dn，晶体管m21的第一端与电源端连接并接收电源电压vdd，晶体管m21的第二端经由电阻r21与二极管d1的阳极连接，且二极管d1的阳极与输出端连接接收输出信号y。晶体管m22的控制端接收输入信号dp，晶体管m22的第一端与电源端连接并接收电源电压vdd，晶体管m22的第二端与二极管d1的阴极连接。晶体管m23的控制端接收输入信号dp，晶体管m23的第一端经由电流源i21接地，晶体管m23的第二端与二极管d1的阴极连接。三极管q22的控制端与二极管d1的阴极连接，三极管q22的第一端经由电阻r22与电源端连接并接收电源电压vdd，三极管q22的第二端接地。三极管q21的控制端与三极管q22的第一端连接，三极管q21的第一端与电源端连接并接收电源电压vdd，三极管q21的第二端与输出端连接。
73.本实施例中驱动电路100中的反馈回路采用偏置电流分流的方案，从一个固定的总偏置电流it1(it2)中分流部分电流到地，用以调节加到三极管q23(三极管q22)的偏置电流大小。例如，当输入信号dp＝0，输入信号dn＝1时，输出信号y＝0。当输出负载增大时，输出端的电压被拉高，进而减小了二极管d2的正向压降，降低了电流id2，因为电流 it1保持不变，所以电流ib1增加，从而增加了三级管q23和三极管q24 的驱动能力，阻止输出端的电压升高，并将输出端的电压控制在一定范围内。同理，当输出负载降低时，电流id2增加，电流ib1减小，降低了三极管q23和三极管q24的驱动能力，将输出端的电压变化控制在一定范围内。
74.上述驱动电路100中的电流it1和电流it2必须与最大驱动能力匹配，需要较大的电流，进而在轻载和空载时，多余的电流就造成了不必要的功耗。另外，上述驱动电路100还存在动态范围低，对三极管的放大倍数要求高，对工艺偏差的容忍度低以及温度系数大，工作电压范围小，输出端电压的上升、下降边沿缓慢等缺点。
75.图2示出了根据本实用新型实施例提供的驱动电路的结构示意图。
76.图3示出了根据本实用新型实施例提供的驱动电路的电路示意图。图4 示出了根据本实用新型实施例提供的驱动电路的波形示意图。
77.如图2所示，驱动电路200包括第一偏置模块210、第一驱动模块 220、第二偏置模块230以及第二驱动模块240。第一偏置模块210提供第一偏置电流。第一驱动模块220与第一偏置模块210连接，用于响应输入信号dp并根据第一偏置电流下拉驱动电路200的输出端。第二偏置模块230，提供第二偏置电流。第二驱动模块240与第二偏置模块230 连接，响应输入信号dp并根据第二偏置电流上拉输出端。其中，第一偏置模块210还与输出端连接，并在输出端被下拉后其提供的第一偏置电流的大小受控于输出端的电压；和/或第二偏置模块230还与输出端连接，并在输出端被上拉后其提供的第二偏置电流的大小受控于输出端的电压。
78.进一步地，驱动电路200中的第一偏置模块210还与输出端连接，并在输出端被下拉后其提供的第一偏置电流的大小受控于输出端的电压。参见图3，第一偏置模块210包括第一控制单元211和第一偏置单元212。第一控制单元211根据输入信号dp的电平状态和输出端的电压提供第一控制电压。第一偏置单元212与第一控制单元211连接，并基于第一控制电压提供第一偏置电流。第一控制单元211包括第一晶体管m1、第二晶体管m2以及第一电流源i1。第一晶体管m1的控制端连接输入信号dp，第一晶体管m1的第一端接地，第一晶体管m1的第二端输出第一控制电压。第二晶体管m2的控制端与输出端连接，第二晶体管m2 的第一端与第一晶体管m1的第二端连接，第二晶体管m2的第二端接地。第一电流源i1的第一端连接电源端并接收供电电压vdd，第一电流源i1的第二端与第二晶体管m2的第一端连接。第一偏置单元212包括第四晶体管m4和第一电流镜。第四晶体管m4的控制端接收第一控制电压，第四晶体管m4的第一端接地。第一电流镜的第一端与第四晶体管m4的第二端连接，第一电流镜的第二端输出第一偏置电流。进一步地，第一电流镜包括第五晶体管m5和第六晶体管m6。第五晶体管 m5的第一端与电源端连接并接收电源电压vdd，第五晶体管m5的第二端作为第一电流镜的第一端与第四晶体管m4的第二端连接，第五晶体管m5的控制端与第五晶体管m5的第二端连接。第六晶体管m6的控制端与第五晶体管m5的控制端连接，第六晶体管m6的第一端连接电源端并接收电源电压vdd，第六晶体管m6的第二端作为第一电流镜的第二端输出第一偏置电流。进一步地，第一控制单元211还在输入信号dp发生第一跳转(例如由高电平跳变为低电平)时控制第一偏置单元212提供持续第一时间的大电流，进入第一驱动模块220快速响应第一跳转以下拉输出端。具体地，第一控制单元211还包括第三晶体管 m3和第一触发器p1。第三晶体管m3的第一端连接电源端接收电源电压vdd，第三晶体管m3的第二端与第一晶体管m1的第二端连接。第一触发器p1的第一端接收输入信号dp，第一触发器p1的第二端与第三晶体管m3的控制端连接，其中，第一触发器p1在输入信号dp发生第一跳转时输出持续第一时间的第一脉冲(例如为负脉冲)以及在其他情况下处于第一电平状态(例如为高电平)。
79.在其他实施例中，在驱动电路200中的第一偏置模块210不与输出端连接的情况上，驱动电路200中的第二偏置模块230还与输出端连接，并在输出端被上拉后其提供的第二偏置电流的大小受控于输出端的电压。参见图3，第二偏置模块230包括第二控制单元231和第二偏置单元232。第二控制单元231根据输入信号dp的电平状态和输出端的电压提供第二控制电压。第二偏置单元232与第二控制单元231连接，并基于第二控制电压提供第二偏置电流。第二控制单元231包括第七晶体管m7、第八晶体管m8以及第二电流源i2。第七晶体管m7的控制端连接输入信号dp，第七晶体管m7的第一端连接电源端接收电源电压vdd，第七晶体管m7的第二端输出第二控制电压。第八晶体管m8的控制端与输出端连接，第八晶体管m8的第一端与第七晶体管m7的第二端连接，第八晶体管m8的第二端连接电源端接收电源电压vdd。第二电流源i2 的第一端与第八晶体管m8的第一端连接，第二电流源i2的第二端接地。第二偏置单元232包括第十晶体管m10和第二电流镜。第十晶体管m10 的控制端接收第二控制电压，第十晶体管m10的第一端连接电源端接收电源电压vdd。第二电流镜的第一端与第十晶体管m10的第二端连接，第二电流镜的第二端输出第二偏置电流。进一步地，第二电流镜包括第十一晶体管m11和第十二晶体管m12。第十一晶体管m11的第一端接地，第十一晶体管m11的第二端作为第二电流镜的第一端与第十晶体管 m10的第二端连接，第十一晶体管m11的控制端与第十一晶体管m11 的第二端连接。第十二晶体管m12的控制端与第十一晶体管m11的控制端连接，第十二晶体管m12的第一端接地，第十二晶体管m12的第二端作为第二电流镜的第二端输出第二偏置电流。进一步地，第二控制单元231还在输入信号dp发生第二跳转(例如由低电平跳变为高电平) 时控制第二偏置单元232提供持续第二时间的大电流，进入第二驱动模块240快速响应第二跳转以上拉输出端。具体地，第二控制单元231还包括第九晶体管m9和第二触发器p2。第九晶体管m9的第一端接地，第九晶体管m9第二端与第七晶体管m7的第二端连接。第二触发器p2 的第一端接收输入信号dp，第二触发器p2的第二端与第九晶体管m9 控制端连接，其中，第二触发器p2在输入信号dp发生第二跳转时输出持续第二时间的第二脉冲(例如为正脉冲)以及在其他情况下处于第二电平状态(例如为低电平)。
80.在其他实施例中，第一偏置模块210还与输出端连接，并在输出端被下拉后其提供的第一偏置电流的大小受控于输出端的电压。且第二偏置模块230还与输出端连接，并在输出端被上拉后其提供的第二偏置电流的大小受控于输出端的电压。具体电路结构参见上述描述，此处不再赘述。
81.第一驱动模块220包括第三控制单元221和第一驱动单元222。第三控制单元221根据输入信号dp控制是否输出第一偏置电流。第一驱动单元222与第三控制单元221连接，并基于第一偏置电流下拉输出端。第三控制单元221包括第十三晶体管m13和第十四晶体管m14。第十三晶体管m13的控制端接收输入信号dp，第十三晶体管m13的第一端接收第一偏置电流。第十四晶体管m14的控制端接收输入信号dp，第十四晶体管m14的第一端接地，第十四晶体管m14的第二端与第十三晶体管m13的第二端连接。其中，第十三晶体管m13为p型mos管，第十四晶体管m14为n型mos管。第一驱动单元222包括第一三极管 q1和第二三极管q2。第一三极管q1的控制端与第十三晶体管m13的第二端和第十四晶体管m14的第二端连接，第一三极管q1的第一端经由第一电阻r1接地，第一三极管q1的第二端经由第二电阻r2与电源端连接以接收电源电压vdd。第二三极管q2的控制端与第一三极管 q1的第一端连接，第二
三极管q2的第一端接地，第二三极管q2的第二端与输出端连接。其中，第一三极管q1和第二三极管q2例如为n 型三极管。
82.第二驱动模块240包括第四控制单元241和第二驱动单元242。第四控制单元241根据输入信号dp控制是否输出第二偏置电流。第二驱动单元242与第四控制单元241连接，并基于第二偏置电流上拉输出端。第四控制单元241包括第十五晶体管m15和第十六晶体管m16。第十五晶体管m15的控制端接收输入信号dp，第十五晶体管m15的第一端接收第二偏置电流。第十六晶体管m16的控制端接收输入信号dp，第十六晶体管m16的第一端与电源端连接接收电源电压vdd，第十六晶体管m16的第二端与第十五晶体管m15的第二端连接。其中，第十六晶体管m16为p型mos管，第十五晶体管m15为n型mos管。第二驱动单元242包括第三三极管q3和第四三极管q4。第三三极管q3的控制端与第十五晶体管m15的第二端和第十六晶体管m16的第二端连接，第三三极管q3的第一端经由第三电阻r3与电源端连接以接收电源电压 vdd，第三三极管q3的第二端经由第四电阻r4接地。第四三极管q4 的控制端与第三三极管q3的第一端连接，第四三极管q4的第一端与电源端连接以接收电源电压vdd，第四三极管q4的第二端与输出端连接。其中，第三三极管q3和第四三极管q4例如为p型三极管。
83.需要说明，第一电流源i1和第二电流源i2均提供很小的偏置电流。
84.参见图4，当逻辑输入信号dp＝1时，第一触发器p1的第二端常1、第二触发器p2的第二端常0。第一偏置模块210中的第一晶体管m1导通、第三晶体管m3关闭，a点(第一晶体管m1的第二端与第二晶体管m2的第一端、第三晶体管的第二端、第四晶体管的控制端连接的节点)被下拉到地，以使第四晶体管m4关闭，从而第五晶体管m5、第六晶体管m6关闭。第一驱动模块220中的第十三晶体管m13关闭、第十四晶体管m14导通，以将第一三极管q1的控制端接地，从而关闭第二三极管q2。第二偏置模块230中的第七晶体管m7关闭、第九晶体管 m9关闭。第二驱动模块240中的第十六晶体管m16关闭、第十五晶体管m15导通，进而第三三极管q3和第四三极管q4导通，以上拉输出端使得输出信号y＝1。输出端被上拉后通过第八晶体管m8形成反馈， b点(第七晶体管m7的第二端与第八晶体管m8的第一端、第九晶体管m9的第二端、第十晶体管m10的控制端连接的节点)的电压随输出端的电压变化而变化，进而第十晶体管m10的开启状态(开启状态由关闭到全开可变且全开时电流最大)也随之变化，进而根据输出端的电压调整所提供的第二偏置电流，以将输出端的电压稳定在一定范围内。
85.当输入信号dp的逻辑从1下降为0(发生第一跳转)，第一触发器p1 的第二端先输出持续第一时间的负脉冲之后常1、第二触发器p2的第二端常0。在第一时间内，第二驱动模块240中的第十六晶体管m16导通、第十五晶体管m15关闭，进而第三三极管q3的控制端拉到电源电压，第三三极管q3和第四三极管q4迅速关闭，关断上拉驱动。同时第一偏置模块210中的第三晶体管m3短暂开启并将a点电压拉到电源电压vdd，第四晶体管m4完全开启，从而为控制端与第二端短接的第五晶体管m5提供一个最大过驱动电压(vdd-vthp)，其中vthp为第五晶体管的阈值电压，使第五晶体管m5产生短暂最大电流。同时第一驱动模块220中的第十四晶体管m14关闭，第十三晶体管m13导通。第五晶体管m5的最大电流通过第六晶体管m6镜像后流入第一三极管q1，控制第一三极管q1和第二三极管q2完全开启，以提供瞬间大电流驱动能力，将输出端迅速下拉到0。在第一时间后，第三晶体管m3 关闭，第二晶体管m2导通，输出端通过第二晶体管m2反馈到a点，开启反馈过程。反馈过程开启时，输出初始电压为0，a点初始电压为 vdd，当输出空载时，输出端只需微导通即可维持输出0状态，此时小的电
流源i1使得m2维持微导通状态，因而a点电压将回落到阈值电压 vthp附近，使得m4也微导通，通过电流镜为q1提供一个很小的偏置电流，以维持接近0的输出电压。所以空载的时候，电流iy≈0，第一偏置电流im4及镜像电流im6也接近0，整个驱动电路可以保持很低的电流，达到降低功耗的效果。当输出端有负载时，负载电流会将输出电压拉升，拉升的输出电压通过第二晶体管m2抬高a点电压，增大m2的开启程度，从而经由电流镜为q1和q3提供较大的偏置电流，因而阻止输出电压的进一步上升，使输出电压稳定在一定的范围内。输出端的电流iy＝avi
m15
，其中av为q1和q2的组合放大倍数(即q1和q2放大倍数的乘积)。所以静态偏置电流可以降低到所需输出电流的1/av。
86.当输入信号dp的逻辑从0上升为1(发生第二跳转)，第一触发器 p1的第二端常1、第二触发器p2的第二端先输出持续第二时间的正脉冲之后常0。在第二时间内，第一驱动模块220中的第一开关管导通将 a点拉到地，同时第十四晶体管m14导通、第十三晶体管m13关闭，进而第一三极管q1的控制端拉到地，第一三极管q1和第二三极管q2 迅速关闭，关断下拉驱动。同时第二偏置模块230中的第九晶体管m9 短暂开启并将b点电压拉到地，第十晶体管m10完全开启，从而为控制端与第二端短接的第十一晶体管m11提供一个最大过驱动电压 (vdd-vthp)，其中vthp为第十一晶体管m11的阈值电压，使第十一晶体管m11产生短暂最大电流。同时第二驱动模块240中的第十六晶体管m16关闭，第十五晶体管m15导通。第十一晶体管m11的最大电流通过第十二晶体管m12镜像后流入第三三极管q3，控制第三三极管q3和第四三极管q4完全开启，以提供瞬间大电流驱动能力，将输出端迅速上拉到1。在第二时间后，第九晶体管m9关闭，第八晶体管m8 导通，输出端通过第八晶体管m8反馈到b点，开启反馈过程。反馈过程开启时，输出端y初始电压为vdd，b点初始电压为0。当输出空载时，输出端只需微导通即可维持输出vdd状态，此时小的电流源i2使得m8维持微导通状态，因而b点电压将上升到vdd-vthn附近，使得m7也微导通，通过电流镜为q3提供一个很小的偏置电流，以维持接近vdd的输出电压。所以空载的时候，电流iy≈0，第一偏置电流im4 及镜像电流im6也接近0，整个驱动电路可以保持很低的电流，达到降低功耗的效果。当输出端有负载时，负载电流会将输出电压拉低，拉低的输出电压通过第二晶体管m2拉低b点电压，增大m7的开启程度，从而经由电流镜为q1和q3提供较大的偏置电流，因而阻止输出电压的下降，使输出电压稳定在一定的范围内。
87.本技术采用栅极耦合的自适应变电流的方式，通过输出端的电压反馈控制偏置单元中晶体管(m4/m10)的栅极电压，从而控制第一偏置电流/第二偏置电流的方式，实现反馈控制偏置电流。本技术还通过在偏置模块的控制单元中设置触发器以及与触发器连接的晶体管以实现快速边沿切换，实现提高驱动速度和降低静态功耗的目的，并降低对驱动三极管的工艺要求，提高对温度和电压偏移的容忍度。即，本技术通过选择合适的电路器件尺寸，匹配合理的负载变化范围，可以确保在驱动不同负载时保持最低的功耗，并将输出端的电压保持在稳定的范围，确保不出现逻辑错误或开关失效的情况。
88.依照本实用新型的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该实用新型仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本实用新型的原理和实际应用，从而使所属技术领域技术人员能很好地利用本实用新型以及在本实用新型基础上的修改使用。本实用新型仅受权利要求书及其全部范围和等效物的限制。