时钟偏移校正电路及方法与流程

本发明涉及数据恢复，尤其涉及一种时钟偏移校正电路及方法。

背景技术：

1、数据恢复(clock data recovery，cdr)的功能是从数据的边沿转换信息中提取出时钟信息，并找到最优的数据采样位置。而传统设计中的边沿时钟和数据时钟会产生一定的时钟偏移(clock skew)，从而导致数据无法在最优的采样位置进行采样，增加了数据传输的误码率(symbol error rate，ser)。

2、图1为不归零编码眼图。参照图1，图中clk_edge是cdr产生的边沿时钟，clk_data是用来数据采样的数据时钟。在带有判决反馈均衡器(decision feedback equalizer，dfe)的接收器前端电路中，clk_data是dfe中数据判决器(data slicer)的时钟。在理想情况下，clk_edge和clk_data的上升沿间距tbd为1/2的时钟频率以保证数据在最优的位置上进行采样，即眼高达到最高的位置。但由于现有技术中clk_edge和clk_data时钟通路的不对称性、占空比失真等导致tbd偏离最优值。

3、图2为现有技术中一种产生边沿时钟和数据时钟的电路图。参照图2，图中clk_src为源时钟，clk_edge是cdr产生的边沿时钟，clk_data是用来数据采样的数据时钟，cpe和cpd为时钟线上的等效负载电容，i0、i1、i2和i3为反相器。由图2可以明确看出，两个时钟通路存在电路不对称，即clk_data通路相比于clk_edge通路多一个反相器，再加上cpe和cpd之间可能存在差异，由此造成clk_edge和clk_data之间出现大于一个反相器时延的时钟偏移。而在28nm的cmos工艺下，一个反相器的典型时延为10ps以上，相当于10gb/s的传输系统下一个ui的10％，10％的ui的时钟偏移在信道衰减较大的情况下由于眼图的眼高受限，将造成ser的大幅度上升，从而影响系统性能。

4、图3为现有技术中另一种产生边沿时钟和数据时钟的电路图。参照图3，图中clk_src为源时钟，clk_edge是cdr产生的边沿时钟，clk_data是用来数据采样的数据时钟，cpe和cpd为时钟线上的等效负载电容，i4、i5、i6和i7为反相器，i8为传输门，通过传输门i8来抵消clk_edge在i7上带来的时延。尽管这种方法在一定程度上减小了时钟偏移，但由于两条时钟通路不对称，在不同的工艺角、电压以及温度下还是会出现不可忽视的时钟偏移。

5、图4为现有技术中因源时钟占空比失调的时钟示意图。参照图4，可以看出clk_edge和clk_data的上升沿间距tbd并不是1/2的时钟频率tclk。

6、因此，有必要提供一种新型的时钟偏移校正电路及方法以解决现有技术中存在的上述问题。

技术实现思路

1、本发明的目的在于提供一种时钟偏移校正电路及方法，降低或消除时钟的偏移。

2、为实现上述目的，本发明的所述时钟偏移校正电路，包括可变延时单元、时钟偏移检测单元、滤波单元、比较单元和校正单元；

3、所述可变延时单元用于接收第一时钟信号和第二时钟信号，对所述第一时钟信号和所述第二时钟信号进行时延调节，以输出第一校正时钟信号和第二校正时钟信号；

4、所述时钟偏移检测单元与所述可变延时单元连接，用于检测所述第一校正时钟信号和所述第二校正时钟信号之间的时延，以输出第一时延检测信号和第二时延检测信号；

5、所述滤波单元与所述时钟偏移检测单元连接，用于对所述第一时延检测信号和所述第二时延检测信号进行滤波，以获取第一直流信号和第二直流信号；

6、所述比较单元与所述滤波单元连接，用于对所述第一直流信号和所述第二直流信号进行比较，以输出比较结果信号；

7、所述校正单元与所述比较单元和所述可变延时单元连接，用于根据所述比较结果信号输出校正极性信号和控制信号，然后通过所述校正极性信号和控制信号对所述可变延时单元进行时延控制。

8、所述时钟偏移校正电路的有益效果在于：所述时钟偏移校正电路包括可变延时单元、时钟偏移检测单元、滤波单元、比较单元和校正单元，所述校正单元与所述比较单元和所述可变延时单元连接，用于根据所述比较结果信号输出校正极性信号和控制信号，然后通过所述校正极性信号和控制信号对所述可变延时单元进行时延控制，形成负反馈调节，进而降低或消除时钟偏移。

9、可选地，所述时钟偏移检测单元包括负阻模块、第三nmos管和第四nmos管，所述负阻模块用于进行电压调节，所述第三nmos管的漏极与所述负阻模块连接，作为所述时钟偏移检测单元的第一输出端，用于输出所述第一时延检测信号，所述第四nmos管的漏极与所述负阻模块连接，作为所述时钟偏移检测单元的第一输出端，用于输出所述第二时延检测信号，所述第三nmos管的源极和所述第四nmos管的源极接地，所述第三nmos管的栅极与所述第四nmos管的栅极均与所述可变延时单元连接，分别接收所述第一校正时钟信号和所述第二校正时钟信号。

10、可选地，所述负阻模块包括第一pmos管、第二pmos管、第一nmos管和第二nmos管，所述第一pmos管的源极和所述第二pmos管的源极接电源电压，所述第一pmos管的漏极与所述第一nmos管的漏极、所述第三nmos管的漏极、所述第二nmos管的栅极和所述第二pmos管的栅极连接，所述第二pmos管的漏极与所述第二nmos管的漏极、所述第四nmos管的漏极、所述第一nmos管的栅极和所述第一pmos管的栅极连接，所述第一nmos管的源极和所述第二nmos管的源极均接地。

11、可选地，所述校正单元包括初始化模块，用于对所述控制信号进行初始化。

12、可选地，所述比较结果信号包括初始比较结果信号，所述校正单元还包括赋值模块，用于将所述校正极性信号替换为所述初始比较结果信号。

13、可选地，所述比较结果信号还包括后续比较结果信号，所述校正单元还包括第一判断模块，用于判断所述后续比较结果信号与所述校正极性信号是否相同。

14、可选地，所述校正单元还包括累加模块，用于在所述第一判断模块判断所述后续比较结果信号与所述校正极性信号相同后，将所述控制信号加1。

15、可选地，所述校正单元还包括第二判断模块，用于判断所述校正极性信号是否为0。

16、可选地，所述校正单元还包括累减模块，用于在所述第二判断模块判断所述校正极性信号为0，将所述控制信号减1。

17、本发明还提供了一种所述时钟偏移校正电路的时钟偏移校正方法，包括以下步骤：

18、s1：通过所述可变延时单元接收第一时钟信号和第二时钟信号，对所述第一时钟信号和所述第二时钟信号进行时延控制，以输出第一校正时钟信号和第二校正时钟信号；

19、s2：通过所述时钟偏移检测单元检测所述第一校正时钟信号和所述第二校正时钟信号之间的时延，以输出第一时延检测信号和第二时延检测信号；

20、s3：通过所述滤波单元对所述第一时延检测信号和所述第二时延检测信号进行滤波，以获取第一直流信号和第二直流信号；

21、s4：通过所述比较单元对所述第一直流信号和所述第二直流信号进行比较，以输出比较结果信号；

22、s5：通过所述校正单元根据所述比较结果输出校正极性信号和控制信号，然后通过所述校正极性信号和控制信号对所述可变延时单元进行时延控制。

23、所述时钟偏移校正方法的有益效果在于：通过所述校正单元根据所述比较结果输出校正极性信号和控制信号，然后通过所述校正极性信号和控制信号对所述可变延时单元进行时延控制，形成负反馈调节，进而降低或消除时钟偏移。

24、可选地，所述比较结果信号包括初始比较结果信号和后续比较结果信号，所述通过所述校正单元根据所述比较结果输出校正极性信号和控制信号，包括以下步骤：

25、s11：将所述控制信号初始化为0；

26、s12：将所述校正极性信号替换为所述初始比较结果信号；

27、s13：判断所述后续比较结果信号与所述校正极性信号是否相同；

28、s14：若判断所述后续比较结果信号与所述校正极性信号相同，则将所述控制信号加1，然后执行s3；若判断所述后续比较结果信号与所述校正极性信号不相同，则输出所述控制信号。

29、可选地，所述通过所述校正单元根据所述比较结果输出校正极性信号和控制信号，包括：

30、s21：将所述控制信号初始化为0；

31、s22：将所述校正极性信号替换为所述初始比较结果信号；

32、s23：判断所述后续比较结果信号与所述校正极性信号是否相同；

33、s24：若判断所述后续比较结果信号与所述校正极性信号相同，则将所述控制信号加1，然后执行s23；若判断所述后续比较结果信号与所述校正极性信号不相同，则执行s25；

34、s25：判断所述控制信号是否为0；

35、s26：若所述控制信号为0，则执行s22；若所述控制信号不为0，将所述控制信号减1，然后执行s23。