存储装置以及用于形成存储装置的方法与流程

本公开内容涉及存储装置及其制造方法。

背景技术：

1、通过改进工艺技术、电路设计、编程算法和制造过程，可以将平面存储单元缩小为更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高昂。结果，用于平面存储单元的存储密度接近上限。

2、三维(3d)存储架构可以解决平面存储单元中的密度限制。3d存储架构包括存储阵列和用于促进存储阵列的操作的外围电路。

技术实现思路

1、在一个方面，公开了一种存储装置。所述存储装置包括：存储阵列结构，其包括：垂直晶体管，其具有第一端子和第二端子；存储单元装置(storage unit)，其具有耦合到所述垂直晶体管的所述第一端子的第一端；以及位线，其耦合到所述垂直晶体管的所述第二端子；第一外围电路，其耦合到所述存储阵列结构的第一表面；以及第二外围电路，其耦合到所述存储阵列结构的与所述第一表面相对的第二表面。所述垂直晶体管包括在第一方向上延伸的半导体主体，以及耦合到所述半导体主体的至少一侧的栅极结构。

2、在一些实施方式中，所示垂直晶体管沿所述第一方向设置在所述位线和所述存储单元装置之间。

3、在一些实施方式中，所述存储装置还包括：第一接触结构，其延伸穿过所述存储阵列结构并与所述第一外围电路和所述第二外围电路接触。

4、在一些实施方式中，所述存储装置还包括：第一键合界面，其设置在所述存储阵列结构和所述第一外围电路之间；以及第二键合界面，其设置在所述存储阵列结构和所述第二外围电路之间。

5、在一些实施方式中，所述第二外围电路包括通过所述第二键合界面与所述存储阵列结构接触的第一表面，以及包括焊盘结构的第二表面。

6、在一些实施方式中，所述第一键合界面设置在所述第一外围电路和所述存储单元装置之间，所述位线设置在所述第二键合界面和所述垂直晶体管之间。

7、在一些实施方式中，所述位线通过第二接触结构与所述第一外围电路接触，所述栅极结构通过第三接触结构与所述第一外围电路接触。

8、在一些实施方式中，所述第二接触结构在所述第一方向上延伸得比所述垂直晶体管更长，并且所述第三接触结构在所述第一方向上延伸得比所述存储单元装置更长。

9、在一些实施方式中，所述垂直晶体管沿所述第一方向设置在所述存储单元装置和所述第一外围电路之间。

10、在一些实施方式中，所述存储单元装置沿所述第一方向设置在所述垂直晶体管和所述第一外围电路之间。

11、在一些实施方式中，所述存储阵列结构与所述第一外围电路键合。

12、在一些实施方式中，所述第一接触结构在所述第一方向上比所述第二接触结构更长，并且所述第二接触结构在所述第一方向上比所述第三接触结构更长。

13、在一些实施方式中，所述第二外围电路还包括与所述第二键合界面接触的第一重布线层。

14、在一些实施方式中，所述第二外围电路的衬底与所述第二键合界面接触。

15、在一些实施方式中，所述第一键合界面设置在所述第一外围电路和所述位线之间，而所述第二键合界面设置在所述第二外围电路和所述存储单元装置之间。

16、在一些实施方式中，所述存储单元装置的第二端通过第二接触结构与所述第一外围电路接触，并且所述第二接触结构在所述第一方向上延伸得比所述垂直晶体管更长。

17、在一些实施方式中，所述第二接触结构在所述第一方向上延伸得比所述存储单元装置更长。

18、在一些实施方式中，所述第二外围电路还包括与所述第二键合界面接触的第一重布线层。

19、在一些实施方式中，所述第一外围电路包括感测放大器电路和字线驱动电路。在一些实施方式中，所述第二外围电路包括模拟电路。

20、在另一方面，公开了一种存储系统。存储系统包括被配置为存储数据的存储装置，以及存储器控制器，该存储器控制器耦合到该存储装置并且被配置为通过所述第一外围电路控制所述存储阵列结构。所述存储装置包括：存储阵列结构，其包括：垂直晶体管，其具有第一端子和第二端子；存储单元装置，其具有耦合到所述垂直晶体管的所述第一端子的第一端；以及位线，其耦合到所述垂直晶体管的所述第二端子；第一外围电路，其耦合到所述存储阵列结构的第一表面；以及第二外围电路，其耦合到所述存储阵列结构的与所述第一表面相对的第二表面。所述垂直晶体管包括在第一方向上延伸的半导体主体，以及耦合到所述半导体主体的至少一侧的栅极结构。

21、在又一方面，公开了一种用于形成存储装置的方法。形成了一种存储阵列结构。所述存储阵列结构包括：垂直晶体管，其具有第一端子和第二端子；存储单元装置，其具有耦合到所述垂直晶体管的所述第一端子的第一端；以及位线，其耦合到所述垂直晶体管的所述第二端子。形成与所述位线接触的至少一个接触结构。将第一外围电路与所述存储阵列结构键合。将第二外围电路与所述存储阵列结构键合。

22、在一些实施方式中，在第一衬底上形成垂直晶体管，其中所述垂直晶体管的所述第二端子与所述第一衬底接触；以及在所述垂直晶体管上形成所述存储单元装置，其中所述存储单元装置的所述第一端耦合到所述垂直晶体管的所述第一端子。

23、在一些实施方式中，在所述存储单元装置上形成第二衬底；去除所述第一衬底以暴露所述垂直晶体管的所述第二端子；在所述垂直晶体管的所述第二端子上形成所述位线；在所述位线上形成第三衬底；以及去除所述第二衬底。

24、在一些实施方式中，形成与所述位线接触的第一接触结构；形成与所述存储单元装置的第二端接触的第二接触结构；以及形成与所述垂直晶体管的栅极结构接触的第三接触结构。

25、在一些实施方式中，在所述第一外围电路上形成第一键合界面，并且将所述第一外围电路与所述存储阵列结构键合，其中，所述第一接触结构、所述第二接触结构以及所述第三接触结构与所述第一键合界面接触。

26、在一些实施方式中，形成第四接触结构，其延伸穿过所述存储阵列结构并与所述第一外围电路和所述第二外围电路接触。

27、在又一方面，公开了一种用于形成存储装置的方法。在第一衬底上形成一种存储阵列结构。所述存储阵列结构包括：垂直晶体管，其具有第一端子和第二端子；以及存储单元装置，其具有耦合到所述垂直晶体管的所述第一端子的第一端。在第二衬底上形成第一外围电路。将所述存储阵列结构与所述第一外围电路键合。所述存储单元装置的第二端面向所述第一外围电路。去除所述第一衬底。形成与所述垂直晶体管的所述第二端子接触的位线。将第二外围电路与所述存储阵列结构键合。

28、在一些实施方式中，在所述第一衬底上形成垂直晶体管，其中所述垂直晶体管的所述第二端子与所述第一衬底接触；以及在所述垂直晶体管上形成所述存储单元装置，其中所述存储单元装置的所述第一端耦合到所述垂直晶体管的所述第一端子。

29、在一些实施方式中，执行激活操作以形成所述垂直晶体管的所述第二端子；以及在所述垂直晶体管的所述第二端子上形成所述位线。

30、在一些实施方式中，形成与所述位线接触的第一接触结构；形成与所述存储单元装置的第二端接触的第二接触结构；以及形成与所述垂直晶体管的栅极结构接触的第三接触结构。

31、在一些实施方式中，形成第四接触结构，其延伸穿过所述存储阵列结构并与所述第一外围电路接触。

32、在一些实施方式中，在所述第二外围电路上形成键合界面，并且将所述第二外围电路与所述存储阵列结构键合，其中，所述第一接触结构、所述第二接触结构以及所述第三接触结构与所述键合界面接触。

33、在又一方面，公开了一种用于形成存储装置的方法。在第一衬底的第一侧上形成一种存储阵列结构。所述存储阵列结构包括：垂直晶体管，其具有第一端子和第二端子；存储单元装置，其具有耦合到所述垂直晶体管的所述第一端子的第一端；以及位线，其耦合到所述垂直晶体管的所述第二端子。形成与所述位线接触的至少一个接触结构。将第一外围电路与所述存储阵列结构键合。在所述第一衬底的与所述第一侧相对的第二侧上形成第二外围电路。

34、在一些实施方式中，在第二衬底上形成垂直晶体管，其中所述垂直晶体管的所述第二端子与所述第二衬底接触。在所述垂直晶体管上形成所述存储单元装置，其中所述存储单元装置的所述第一端耦合到所述垂直晶体管的所述第一端子。在所述存储单元装置上形成所述第一衬底。去除所述第二衬底。

35、在一些实施方式中，执行激活操作以形成所述垂直晶体管的所述第一端子。

36、在一些实施方式中，执行激活操作以形成所述垂直晶体管的所述第二端子；以及在所述垂直晶体管的所述第二端子上形成所述位线。

37、在一些实施方式中，形成与所述位线接触的第一接触结构；以及形成与所述存储单元装置的第二端接触的第二接触结构。

38、在一些实施方式中，在所述第一外围电路上形成第一键合界面，并且将所述第一外围电路与所述存储阵列结构键合，其中，所述第一接触结构和所述第二接触结构与所述第一键合界面接触。

39、在一些实施方式中，从所述第一衬底的所述第二侧减薄所述第一衬底；以及在所述第一衬底上形成所述第二外围电路。

40、在一些实施方式中，在所述存储单元装置上形成第三衬底；去除所述第二衬底以暴露所述垂直晶体管的所述第二端子；在所述垂直晶体管的所述第二端子上形成所述位线；在所述位线上形成所述第一衬底；以及去除所述第二衬底。