本技术属于电子电路领域，具体涉及一种时钟占空比调节电路、soc芯片及电子设备。
背景技术：
1、芯片设计中，对于高速时钟信号的信号占空比(duty)要求很高，例如对于周期为200ps的时钟，当时钟的high pulse＝low pulse＝100ps(duty＝50％)时，系统能很好的工作。当占空比偏离到45％以下或者55％以上时，虽然时钟周期还是200ps，但是可能系统就不能工作了。
2、导致系统不能工作的原因是集成电路中的标准单元(主要包含latch锁存器、dff(dispersion flatened fiber，色散平坦光纤)器件、各种ip(intellectual property，知识产权)核等)对于时钟周期的high pulse及low pulse都有严格要求，不然会导致模块工作不正常。正常的芯片设计，时钟信号基本都期望占空比是50％。
3、目前传统的时钟信号占空比调节电路，如图1所示，这是一个典型的包含3路的时钟占空比调节电路，通过控制选择器(mux3)可以输出不同信号占空比的时钟信号。通过使用与非门，可以将原有的时钟信号的high pulse变短，low pulse变长；通过使用或非门，可以将原有的时钟信号的high pulse变长、low pulse变短。
4、虽然上述时钟信号占空比调节电路的技术原理非常简单，但是该电路设计需要的器件较多，特征是当其包含更多支路的时候，这样会导致芯片所消耗的面积大和耗损大，这些对于高速时钟信号及时钟树(clock tree)来说是致命的。
技术实现思路
1、鉴于此，本技术的目的在于提供一种时钟占空比调节电路、soc芯片及电子设备，以改善现有时钟占空比调节电路的所需器件较多，导致面积大的问题。
2、本技术的实施例是这样实现的：
3、第一方面，本技术实施例提供了一种时钟占空比调节电路，包括：基本传输支路、n路延时控制支路、复用调节单元；基本传输支路，用于接收并传输初始时钟信号；每一路延时控制支路，用于根据接收的所述初始时钟信号和外部数字信号，生成延时控制信号，n为大于等于1的正整数，不同延时控制支路对应的延时时间不同，或者产生的延时控制信号不同；复用调节单元，分别与所述基本传输支路和每一路延时控制支路连接，所述复用调节单元具有多种电路结构，所述多种电路结构包括：延时电路，以及用于将占比调大的第一调节电路和/或用于将占空比调小的第二调节电路，其中，所述延时电路、所述第一调节电路和/或所述第二调节电路包含共用的目标逻辑器件；所述复用调节单元，用于根据所述初始时钟信号和每一路延时控制支路输出的延时控制信号，切换自身的电路结构，从而使所述时钟占空比调节电路呈现出不同的电路结构。
4、在本技术实施例中，利用外部数字信号来控制复用调节单元内部的逻辑，以使复用调节单元呈现出不同的电路结构，进而使时钟占空比调节电路呈现出不同的电路结构，以满足时钟占空比调节需求；同时，通过重复利用复用调节单元内部的逻辑器件，使得在实现所需功能的情况下，所使用的逻辑器件大幅减少，进而可以减少电路的面积以及延迟损耗。
5、结合第一方面实施例的一种可能的实施方式，所述n路延时控制支路包括：至少一路第一逻辑门电路，每一路第一逻辑门电路均包括：第一逻辑门和延时链路，不同第一逻辑门电路的延时链路的延时级数不同；所述第一逻辑门的第一输入端用于接收所述外部数字信号，所述第一逻辑门的第二输入端用于接收所述初始时钟信号，所述第一逻辑门的输出端与所述延时链路连接，所述第一逻辑门，用于将接收的外部数字信号与所述初始时钟信号进行第一指定操作；所述延时链路还与所述复用调节单元连接，所述延时链路包含串联的至少一个反相器。
6、本技术实施例中，采用第一逻辑门和延时链路来构成第一逻辑门电路，以根据接收的初始时钟信号和外部数字信号，生成延时控制信号，以此作用于复用调节单元，可以使复用调节单元呈现出延时电路和用于将占比调大的第一调节电路两种结构。
7、结合第一方面实施例的一种可能的实施方式，n路延时控制支路包括：至少一路第二逻辑门电路，每一路第二逻辑门电路均包括：第二逻辑门、反相器和延时链路，不同第二逻辑门电路的延时链路不同；所述反相器的输入端用于接收输入自身的外部数字信号，所述反相器的输出端与所述第二逻辑门的第一输入端连接；所述第二逻辑门的第二输入端用于接收所述初始时钟信号，所述第二逻辑门的输出端与所述延时链路连接，所述第二逻辑门，用于将接收的外部数字信号的反相信号和所述初始时钟信号进行第二指定操作；所述延时链路还与所述复用调节单元连接，所述延时链路包含串联的至少一个反相器。
8、本技术实施例中，采用上述的第二逻辑门电路，以生成延时控制信号，以此作用于复用调节单元，可以使复用调节单元呈现出延时电路和用于将占比调小的第二调节电路两种结构。
9、结合第一方面实施例的一种可能的实施方式，所述复用调节单元包括：反相器、反相晶体管对、n个晶体管逻辑对；所述反相晶体管对的第一端与电源连接，所述反相晶体管对的第二端与数字地连接，所述反相晶体管对的第三端与所述反相器连接，所述反相晶体管对的第四端与所述基本传输支路连接；n个晶体管逻辑对，与n路延时控制支路一一对应，每个晶体管逻辑对的控制端与对应的延时控制支路连接；针对每个晶体管逻辑对，该晶体管逻辑对中的第一晶体管串接于所述电源与所述反相晶体管对的第一端之间，该晶体管逻辑对中的第二晶体管与所述反相晶体管对并联，且该第二晶体管的第一端与所述反相器连接，该第二晶体管的第二端与所述数字地连接；该晶体管逻辑对中的第二晶体管串接于所述反相晶体管对的第二端与所述数字地之间，该晶体管逻辑对中的第一晶体管与所述反相晶体管对并联，且该第一晶体管的第一端与所述电源连接，该第一晶体管的第二端与所述反相器连接。
10、本技术实施例中，采用上述结构的复用调节单元，通过改变各个晶体管的逻辑状态(导通或关断)，便可呈现出不同功能的电路结构，且多个晶体管逻辑对共用一个反相器和反相晶体管对，从而使得所使用的逻辑器件大幅减少，进而可以减少电路的面积以及延迟损耗；同时，采用的器件均为成本低廉且体积小的晶体管器件，有利于降低成本和减少面积。
11、结合第一方面实施例的一种可能的实施方式，若该晶体管逻辑对对应的延时控制支路为第一逻辑门电路，则该晶体管逻辑对中的第一晶体管串接于所述电源与所述反相晶体管对的第一端之间，该晶体管逻辑对中的第二晶体管与所述反相晶体管对并联，且该第二晶体管的第一端与所述反相器连接，该第二晶体管的第二端与所述数字地连接；或者若该晶体管逻辑对对应的延时控制支路为第二逻辑门电路，则该晶体管逻辑对中的第二晶体管串接于所述反相晶体管对的第二端与所述数字地之间，该晶体管逻辑对中的第一晶体管与所述反相晶体管对并联，且该第一晶体管的第一端与所述电源连接，该第一晶体管的第二端与所述反相器连接。
12、结合第一方面实施例的一种可能的实施方式，当n为2时，所述n路延时控制支路包括：第一逻辑门电路和第二逻辑门电路；相应地所述复用调节单元包括第一晶体管逻辑对和第二晶体管逻辑对；所述第一晶体管逻辑对中的第一晶体管串接于所述电源与所述反相晶体管对的第一端之间，所述第一晶体管逻辑对中的第二晶体管与所述反相晶体管对并联，且所述第一晶体管逻辑对中的第二晶体管的第一端与所述反相器连接，所述第一晶体管逻辑对中的第二晶体管的第二端与所述数字地连接；所述第二晶体管逻辑对中的第二晶体管串接于所述反相晶体管对的第二端与所述数字地之间，所述第二晶体管逻辑对中的第一晶体管与所述反相晶体管对并联，且所述第二晶体管逻辑对中的第一晶体管的第一端与所述电源连接，所述第二晶体管逻辑对中的第一晶体管的第二端与所述反相器连接。
13、本技术实施例中，采用上述结构的时钟占空比调节电路，通过改变外部数字信号，从而可以使该时钟占空比调节电路等效于延时电路、用于将占比调大的第一调节电路、用于将占空比调小的第二调节电路，以满足多种时钟调节需要。
14、结合第一方面实施例的一种可能的实施方式，所述复用调节单元包括：m个反相器、m个并联的反相晶体管对、n个晶体管逻辑对；m为n/2向上取整所得的值；每个反相晶体管对的第一端与电源连接，每个反相晶体管对的第二端与数字地连接，每个反相晶体管对的第三端与各自对应反相器连接，每个反相晶体管对的第四端与所述基本传输支路连接；n个晶体管逻辑对，与n路延时控制支路一一对应，每个晶体管逻辑对的控制端与对应的延时控制支路连接，且至多两个晶体管逻辑对连接一个反相晶体管对；针对每个晶体管逻辑对，该晶体管逻辑对中的第一晶体管串接于与其对应的反相晶体管对的第一端与所述电源之间，该晶体管逻辑对中的第二晶体管与其对应的反相晶体管对并联，且该第二晶体管的第一端与对应的反相晶体管相连接的反相器连接，该第二晶体管的第二端与所述数字地连接；或者该晶体管逻辑对中的第二晶体管串接于与其对应的反相晶体管对的第二端与所述数字地之间，该晶体管逻辑对中的第一晶体管与其对应的反相晶体管对并联，且该第一晶体管的第一端与所述电源连接，该第一晶体管的第二端与对应的反相晶体管相连接的反相器连接。
15、本技术实施例中，采用上述的复用调节单元，可以使该时钟占空比调节电路可以同时输出m路时钟信号。
16、结合第一方面实施例的一种可能的实施方式，若所述m个并联的反相晶体管对共用一个反相器；所述复用调节单元还包括：m个第一开关管和m个第二开关管；针对每个反相晶体管对，在该反相晶体管对的第一端与电源之间的线路上串接有所述第一开关管，以及在该反相晶体管对的第二端与数字地之间的线路上串接有所述第二开关管；通过控制所述第一开关管以及所述第二开关管的导通或关闭，使得同一时刻仅有一个反相晶体管对向所述反相器输出信号。
17、本技术实施例中，当m个并联的反相晶体管对共用一个反相器时，通过增设第一开关管和第二开关管，通过控制第一开关管以及第二开关管的导通或关闭，使得同一时刻仅有一个反相晶体管对向反相器输出信号，以选择所需的时钟信号输出。
18、第二方面，本技术实施例还提供了一种soc芯片，包括上述的时钟占空比调节电路。
19、第三方面，本技术实施例还提供了一种电子设备，包括：如上述的时钟占空比调节电路，或者，如上述的soc芯片。
20、本技术的其他特征和优点将在随后的说明书阐述。本技术的目的和其他优点可通过在所写的说明书以及附图中所特别指出的结构来实现和获得。