半导体器件及其制作方法与流程

本发明是关于一种半导体器件及其制作方法，特别是一种具有导线结构的半导体器件及其制作方法。

背景技术：

1、随着各种电子产品朝小型化发展的趋势，半导体器件的设计也必须符合高积集度及高密度的要求。对于具备凹入式闸极结构的动态随机存取存储器(dynamic randomaccess memory，dram)而言，由于其可以在相同的半导体衬底内获得更长的载子通道长度，以减少电容结构的漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面闸极结构的动态随机存取记忆体。一般来说，具备凹入式闸极结构的动态随机存取存储器是由数目庞大的存储单元(memory cell)聚集形成阵列区，用来存储信息，而每一个存储单元可由晶体管组件与电容器组件串联组成，以接收来自字线(word line，wl)及位线(bitline，bl)的电压信息。因应产品需求，所述阵列区中的存储单元密度须持续提升，造成相关制作工艺与设计上的困难度与复杂度不断增加。因此，现有技术或结构还待进一步改良以有效提升相关存储器件的效能及可靠度。

技术实现思路

1、本发明之一目的在于提供一种半导体器件，在间隙壁上设置部分伸入电介质层的复合层结构内的阻隔层，藉此提升插塞结构与两侧组件之间的接触面积，进而改善存储节点插塞的结构可靠性。由此，本发明的半导体器件得以具有更为优化的组件结构与效能，从而提高半导体器件的操作表现。

2、本发明之一目的在于提供一种半导体器件的制作方法，在间隙壁上形成伸入电介质层的阻隔层，并通过所述阻隔层作为插塞孔制作时的掩模层。由此，本发明的制作方法得以形成与两侧组件之间的接触面积相对较大的插塞结构，以改善存储节点插塞的结构可靠性，从而提高半导体器件的操作表现。

3、为达上述目的，本发明之一实施例提供一种半导体器件，包括衬底、多个导线结构、电介质层、多个插塞结构、多个间隙壁以及阻隔层。衬底包括多个有源区与多个浅沟渠隔离。多个导线结构相互平行地延伸在所述衬底上，并与所述有源区与所述浅沟渠隔离交错。电介质层位在所述衬底与所述导线结构之间，所述电介质层包含一复合层结构。多个间隙壁设置在所述导线结构的侧壁上。阻隔层包括设置在所述间隙壁上的第一部分，以及伸入所述复合层结构内的第二部分。

4、为达上述目的，本发明之一实施例提供一种半导体器件的制作方法，包括以下步骤。提供衬底，包括多个有源区与多个浅沟渠隔离。在所述衬底上形成多个导线结构，所述导线结构相互平行地延伸，并与所述有源区与所述浅沟渠隔离交错。在所述衬底上形成电介质层，位在所述衬底与所述导线结构之间，所述电介质层包含一复合层结构。在所述导线结构的侧壁上形成多个间隙壁。在所述衬底上形成阻隔层，包括设置在所述间隙壁上的第一部分，以及伸入所述复合层结构内的第二部分。

5、整体来说，本发明的半导体器件是在位线间隙壁上设置部分伸入电介质层的复合层结构内的阻隔层，藉此提升存储节点插塞与两侧组件之间的接触面积，改善存储节点插塞的结构可靠性，同时提升存储节点插塞与相邻位线之间的电性隔绝。由此，本发明的半导体器件得以具有更为优化的组件结构与效能，从而提高半导体器件的操作表现。

技术特征：

1.一种半导体器件，其特征在于，包括：

2.根据权利要求第1项所述的半导体器件，其特征在于，所述间隙壁包括依序堆叠的第一间隙壁和第二间隙壁，所述第二间隙壁具有第一厚度，所述阻隔层的所述第一部分和所述第二部分分别具有第二厚度和第三厚度，所述第三厚度大于所述第一厚度与所述第二厚度的总和。

3.根据权利要求第1项所述的半导体器件，其特征在于，所述阻隔层的所述第二部分物理性接触所述间隙壁的底面。

4.根据权利要求第3项所述的半导体器件，其特征在于，所述阻隔层的所述第二部分的底面高于所述复合层结构的底面。

5.根据权利要求第1项所述的半导体器件，其特征在于，所述阻隔层的所述第二部分具有朝向所述复合层结构凹陷的第一凹槽。

6.根据权利要求第5项所述的半导体器件，其特征在于，还包括多个插塞结构设置在所述导线结构之间，所述插塞结构具有填满所述第一凹槽的第一凸出部。

7.根据权利要求第5项所述的半导体器件，其特征在于，所述阻隔层还包括伸入所述间隙壁的第三部分。

8.根据权利要求第7项所述的半导体器件，其特征在于，所述导线结构还包括多个触点，分别物理性接触所述有源区，其中，所述阻隔层的所述第三部分位在所述触点的侧壁上，并且具有朝向所述衬底凹陷的第二凹槽。

9.根据权利要求第8项所述的半导体器件，其特征在于，还包括：

10.根据权利要求第1项所述的半导体器件，其特征在于，所述复合层结构包括依序堆叠在所述衬底上的第一电介质层、第二电介质层及第三电介质层，其中，所述第三电介质层的侧壁切齐所述导线结构的侧壁。

11.根据权利要求第10项所述的半导体器件，其特征在于，所述阻隔层的第二部分夹设在所述第一电介质层和间隙壁之间。

12.根据权利要求第10项所述的半导体器件，其特征在于，第三电介质层直接接触所述阻隔层的第二部分的顶面。

13.一种半导体器件，其特征在于，包括：

14.一种半导体器件的制作方法，其特征在于，包括：

15.根据权利要求第14项所述的半导体器件的制作方法，其特征在于，还包括：

16.根据权利要求第15项所述的半导体器件的制作方法，其特征在于，还包括：

17.根据权利要求第15项所述的半导体器件的制作方法，其特征在于，还包括：

18.根据权利要求第17项所述的半导体器件的制作方法，其特征在于，所述阻隔层还包括伸入所述间隙壁的第三部分。

19.根据权利要求第18项所述的半导体器件的制作方法，其特征在于，所述阻隔层的所述第三部分位在所述触点的侧壁上，并且具有朝向所述触点凹陷的第二凹槽。

20.根据权利要求第19项所述的半导体器件的制作方法，其特征在于，所述插塞结构具有填满所述第一凹槽的第一凸出部及填满所述第二凹槽的第二凸出部。

技术总结
本发明公开了一种半导体器件及其制作方法，半导体器件包括衬底、多个导线结构、电介质层、多个插塞结构、多个插塞结构、多个间隙壁以及阻隔层。衬底包括多个有源区与多个浅沟渠隔离。导线结构相互平行地延伸在衬底上，并与有源区与浅沟渠隔离交错。电介质层设置在衬底上并包含一复合层结构，位在衬底与部分的导线结构之间。间隙壁设置在导线结构的侧壁上。阻隔层包括设置在间隙壁上的第一部分，以及伸入复合层结构内的第二部分。由此，半导体器件得以具有更为优化的组件结构与效能，从而提高操作表现。

技术研发人员：张钦福,许艺蓉,童宇诚
受保护的技术使用者：福建省晋华集成电路有限公司
技术研发日：
技术公布日：2024/5/10