本技术涉及数字电路，具体涉及一种数字时钟倍频电路以及数字时钟倍频信号生成方法。
背景技术：
1、数字时钟倍频电路是通用异步收发传输器(universal asynchronous receiver/transmitter，简称uart)接口、锁相环(phase-locked loops，简称pll)等集成电路中常用的电路模块。对于通用异步收发传输器(uart)接口，数字时钟倍频电路可以提高通用异步收发传输器的传输波特率；而对于锁相环(pll)电路，在参考时钟的输入路径上增加数字时钟倍频电路可以使锁相环(pll)所支持的晶振频率更具多样性，从而提高整体电路系统的灵活性和可复用性。
2、然而，数字时钟倍频电路在工作过程中可能会产生抖动，即时钟信号的频率不稳定，这可能会导致系统中其他部件的不稳定性和性能问题。
技术实现思路
1、为了解决上述技术问题，本技术提供了一种数字时钟倍频电路以及数字时钟倍频信号生成方法，旨在实现低抖动的数字时钟倍频操作。
2、根据本技术第一方面，提供了一种数字时钟倍频电路，包括：
3、倍频单元，对参考时钟信号进行倍频处理，生成倍频时钟信号；
4、第一数控延迟链，根据第一控制代码对所述倍频时钟信号的上升沿和下降沿进行延迟处理，以生成基准时钟信号；
5、第二数控延迟链，根据第二控制代码对初始的参考时钟信号的上升沿或下降沿进行延迟处理；
6、第一数字校准单元，根据所述倍频时钟信号以及所述基准时钟信号生成所述第一控制代码，所述第一控制代码用于对所述第一数控延迟链的延迟时间进行校准，以将所述基准时钟信号的时钟周期维持在等于所述参考时钟信号的时钟周期的预定倍数；
7、第二数字校准单元，根据所述参考时钟信号以及所述基准时钟信号生成所述第二控制代码，所述第二控制代码用于对所述第二数控延迟链的延迟时间进行校准，以将输入至所述倍频单元的所述参考时钟信号的占空比稳定在第一基准值。
8、可选地，所述第一数字校准单元被配置为：
9、根据所述基准时钟信号对所述倍频时钟信号进行采样，并在采样到所述倍频时钟信号的高电平和低电平中的一种时增大所述第一控制代码，在采样到所述倍频时钟信号的高电平和低电平中的另一种时减小所述第一控制代码。
10、可选地，所述第二数字校准单元被配置为：
11、根据所述基准时钟信号对所述参考时钟信号进行采样，并在采样到所述参考时钟信号的高电平和低电平中的一种时增大所述第二控制代码，在采样到所述参考时钟信号的高电平和低电平中的另一种时减小所述第二控制代码。
12、可选地，所述第一数控延迟链对所述倍频时钟信号的上升沿和下降沿的延迟时长与所述第一控制代码的数值负相关。
13、可选地，所述第一数控延迟链被配置为：对所述倍频时钟信号的上升沿和下降沿延时相同的时间。
14、可选地，所述第二控制代码包括符号位和数据位；
15、所述第二数控延迟链被配置为：
16、在所述第二控制代码的符号位为正时，对所述参考时钟信号的上升沿进行延时；
17、在所述第二控制代码的符号位为负时，对所述参考时钟信号的下降沿进行延时；
18、所述第二数控延迟链对所述参考时钟信号的上升沿或下降沿的延迟时长与所述第二控制代码的数据位的大小成正比。
19、可选地，所述第一数控延迟链对所述倍频时钟信号的初始延迟时间大于所述倍频时钟信号的脉宽时间，小于所述参考时钟信号的高电平持续时间和低电平持续时间。
20、可选地，所述第一数字校准单元和所述第二数字校准单元各自对应的反馈环路的带宽之比大于等于8:1。
21、可选地，所述第一数字校准单元和所述第二数字校准单元基于移位操作增大或减小对应的控制代码；
22、所述第一数字校准单元和所述第二数字校准单元在进行移位操作时的移位位数相差最少3位。
23、可选地，所述第一数字校准单元包括：
24、校准输入端，与所述倍频单元的输出端连接，接收所述倍频时钟信号；
25、时钟输入端，与所述第一数控延迟链的输出端连接，接收所述基准时钟信号；
26、输出端，与所述第一数控延迟链的校准控制端连接，输出所述第一控制代码。
27、可选地，所述第二数字校准单元包括：
28、校准输入端，接收所述参考时钟信号；
29、时钟输入端，与所述第一数控延迟链的输出端连接，接收所述基准时钟信号；
30、输出端，与所述第二数控延迟链的校准控制端连接，输出所述第二控制代码。
31、可选地，所述第一数字校准单元包括：
32、d触发器，数据输入端与所述第一数字校准单元的校准输入端连接，所述d触发器的时钟输入端与所述第一数字校准单元的时钟输入端连接，所述d触发器用于根据所述基准时钟信号对所述倍频时钟信号的高电平和低电平进行采样；
33、可逆计数器，时钟输入端与所述第一数字校准单元的时钟输入端连接，控制端与所述d触发器的输出端连接，所述可逆计数器用于根据所述d触发器的采样结果进行加法计数或减法计数；
34、移位寄存器，时钟输入端与所述第一数字校准单元的时钟输入端连接，数据输入端与所述可逆计数器的输出端连接，所述移位寄存器的输出端与所述第一数字校准单元的输出端连接，所述移位寄存器用于对所述可逆计数器的输出结果进行移位运算，输出所述第一控制代码。
35、可选地，所述第一数字校准单元包括：
36、d触发器，数据输入端与所述第一数字校准单元的校准输入端连接，所述d触发器的时钟输入端与所述第一数字校准单元的时钟输入端连接，所述d触发器用于根据所述基准时钟信号对所述倍频时钟信号的高电平和低电平进行采样；
37、译码电路，输入端与所述d触发器的输出端连接，所述译码电路用于将所述d触发器的输出电平编译成表示+1或-1的数字信号；
38、积分电路，第一输入端与所述译码电路的输出端连接，第二输入端与所述第一数字校准单元的时钟输入端连接，所述积分电路用于对所述译码电路的输出结果进行积分运算；
39、移位寄存器，时钟输入端与所述第一数字校准单元的时钟输入端连接，数据输入端与所述积分电路的输出端连接，所述移位寄存器的输出端与所述第一数字校准单元的输出端连接，所述移位寄存器用于对所述积分电路的输出结果进行移位运算，输出所述第一控制代码。
40、可选地，所述第二数字校准单元包括：
41、d触发器，数据输入端与所述第二数字校准单元的校准输入端连接，所述d触发器的时钟输入端与所述第二数字校准单元的时钟输入端连接，所述d触发器用于根据所述基准时钟信号对所述参考时钟信号的高电平和低电平进行采样；
42、可逆计数器，时钟输入端与所述第二数字校准单元的时钟输入端连接，控制端与所述d触发器的输出端连接，所述可逆计数器用于根据所述d触发器的采样结果进行加法计数或减法计数；
43、移位寄存器，时钟输入端与所述第二数字校准单元的时钟输入端连接，数据输入端与所述可逆计数器的输出端连接，所述移位寄存器的输出端与所述第二数字校准单元的输出端连接，所述移位寄存器用于对所述可逆计数器的输出结果进行移位运算，输出所述第二控制代码。
44、可选地，所述第二数字校准单元包括：
45、d触发器，数据输入端与所述第二数字校准单元的校准输入端连接，所述d触发器的时钟输入端与所述第二数字校准单元的时钟输入端连接，所述d触发器用于根据所述基准时钟信号对所述参考时钟信号的高电平和低电平进行采样；
46、译码电路，输入端与所述d触发器的输出端连接，所述译码电路用于将所述d触发器的输出电平编译成表示+1或-1的数字信号；
47、积分电路，第一输入端与所述译码电路的输出端连接，第二输入端与所述第二数字校准单元的时钟输入端连接，所述积分电路用于对所述译码电路的输出结果进行积分运算；
48、移位寄存器，时钟输入端与所述第二数字校准单元的时钟输入端连接，数据输入端与所述积分电路的输出端连接，所述移位寄存器的输出端与所述第二数字校准单元的输出端连接，所述移位寄存器用于对所述积分电路的输出结果进行移位运算，输出所述第二控制代码。
49、可选地，所述第一数控延迟链包括：
50、串联连接在电源端与参考地之间的第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管的控制端接收所述倍频时钟信号；
51、第三晶体管，控制端与所述第一晶体管的漏端连接，所述第三晶体管的源端和漏端接收所述第一控制代码，其中，所述第三晶体管并不是单一的晶体管，而是一个受第一控制代码控制的晶体管阵列，工作在可变电容的模式，其总电容值与第一控制代码的数值成反比，即第一控制代码的数值越大，其电容越小；
52、串联连接在电源端与参考地之间的第四晶体管和第五晶体管，所述第四晶体管和所述第五晶体管的控制端与所述第一晶体管的漏端连接；
53、所述第四晶体管的漏端与所述第一数控延迟链的输出端连接。
54、可选地，所述第二数控延迟链包括：
55、依次串联连接在电源端与参考地之间的第六晶体管、第一可变电阻、第二可变电阻和第七晶体管，所述第六晶体管和所述第七晶体管的控制端接收所述参考时钟信号；
56、串联连接在所述第六晶体管的漏端与所述第七晶体管的漏端之间的第八晶体管和第九晶体管，所述第八晶体管和所述第九晶体管的控制端接收所述第二控制代码的符号位，所述第八晶体管的漏端与第一节点连接，所述第一节点为所述第一电阻和所述第二电阻的公共连接节点；
57、所述第一可变电阻和所述第二可变电阻的控制端接收所述第二控制代码的数据位，所述第一可变电阻和所述第二可变电阻的电阻值与所述第二控制代码的数据位的绝对值成正相关；
58、串联连接在电源端与参考地之间的第十晶体管和第十一晶体管，所述第十晶体管和所述第十一晶体管的控制端与所述第一节点连接；
59、所述第十晶体管的漏端与所述第二数控延迟链的输出端连接。
60、可选地，所述倍频时钟信号为二倍频时钟信号；
61、所述第一基准值为50%；
62、所述预定倍数为0.5。
63、可选地，所述倍频单元包括：
64、延迟单元，输入端与所述第二数控延迟链的输出端连接；
65、异或门逻辑电路，第一输入端与所述延迟单元的输出端连接，第二输入端与所述第二数控延迟链的输出端连接，所述异或门逻辑电路的输出端输出所述倍频时钟信号。
66、根据本技术第二方面，提供了一种数字时钟倍频信号生成方法，包括：
67、对初始的参考时钟信号的上升沿或下降沿进行第二延迟处理；
68、对延迟处理后的所述参考时钟信号进行倍频处理，生成倍频时钟信号；
69、对所述倍频时钟信号的上升沿和下降沿进行第一延迟处理，生成基准时钟信号；
70、根据所述基准时钟信号和所述倍频时钟信号对所述第一延迟处理时的延迟时间进行校准，以及根据所述基准时钟信号和所述参考时钟信号对所述第二延迟处理时的延迟时间进行校准，以将所述基准时钟信号的时钟周期维持在等于所述参考时钟信号的时钟周期的预定倍数，将所述参考时钟信号的占空比稳定在第一基准值。
71、可选地，所述倍频时钟信号为二倍频时钟信号；
72、所述第一基准值为50%；
73、所述预定倍数为0.5。
74、本技术的有益效果至少包括：
75、本技术实施例在现有的倍频电路（即倍频单元）的基础上增加了两个数字校准单元和两个数控延迟链，其中，第二数控延迟链对输入至倍频单元的参考时钟信号进行延迟，第一数控延迟链对倍频单元输出的时钟信号进行延迟，第一数字校准单元和第二数字校准单元根据第一数控延迟链的输出信号分别对第一数控延迟链的延迟时间和第二数控延迟链的延迟时间进行校准，使得经校准后，输入至倍频单元的参考时钟信号的占空比能够被稳定在需要的第一基准值，有效的避免了倍频单元输出的倍频时钟信号的时钟抖动，实现了稳定且低抖动的倍频时钟输出，同时，由于本技术方案主要通过全数字逻辑的数字校准电路的反馈控制来实现对相应延迟链的延时校准，因此系统的结构简单，占用面积小，准确性、可靠性和鲁棒性好。通过对延迟链延时精度的控制，可以把倍频电路产生的二倍频的时钟抖动控制在所满足要求的范围内，并且，对环境温度以及电源电压变化带来的抖动都能自动修复。
76、应当说明的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本技术。