本发明构思涉及基于包括背面接触插塞的背面配电网络（bspdn）结构的半导体器件。
背景技术：
1、随着对半导体器件的高性能、高速度、多功能性等的需求增加，半导体器件的集成度正在提高。根据朝向半导体器件的高集成度的趋势，正在开发具有其中电力轨设置在晶片的后表面（背面）上的bspdn结构的半导体器件。另外，正在努力开发包括具有三维沟道结构的鳍式fet（finfet）的半导体器件，以克服由于平面金属氧化物半导体fet（mosfet）的尺寸减小而对工作特性导致的限制。
技术实现思路
1、本发明构思的一方面是提供一种具有改善的电特性的半导体器件。
2、根据本公开的一方面，提供了一种半导体器件，所述半导体器件可以包括：第一源极/漏极区域和第二源极/漏极区域，所述第一源极/漏极区域和所述第二源极/漏极区域位于第一沟道结构上；第三源极/漏极区域和第四源极/漏极区域，所述第三源极/漏极区域和所述第四源极/漏极区域位于第二沟道结构上；第一背面接触插塞，所述第一背面接触插塞从所述第二源极/漏极区域的下表面凹进所述第二源极/漏极区域达第一深度；以及第二背面接触插塞，所述第二背面接触插塞从所述第四源极/漏极区域的下表面凹进所述第四源极/漏极区域达小于所述第一深度的第二深度，其中，所述第二源极/漏极区域在与所述第一背面接触插塞的界面上包括第一杂质区域，所述第一杂质区域包括第一杂质，并且所述第四源极/漏极区域在与所述第二背面接触插塞的界面上包括另一第一杂质区域，所述另一第一杂质区域包括第二杂质。
3、根据本公开的一方面，提供了一种半导体器件，所述半导体器件可以包括：第一源极/漏极区域和第二源极/漏极区域，所述第一源极/漏极区域和所述第二源极/漏极区域彼此间隔开；以及第一背面接触插塞和第二背面接触插塞，所述第一背面接触插塞和所述第二背面接触插塞分别位于所述第一源极/漏极区域和所述第二源极/漏极区域上，其中，所述第一源极/漏极区域包括沿着与所述第一背面接触插塞的界面的第一杂质区域和沿着所述第一源极/漏极区域的下部的第二杂质区域，其中，所述第二源极/漏极区域包括沿着与所述第二背面接触插塞的界面的第三杂质区域和沿着所述第二源极/漏极区域的下部的第四杂质区域，并且其中，所述第一杂质区域包括与所述第三杂质区域中的杂质不同的杂质，并且所述第二杂质区域包括与所述第四杂质区域中的杂质不同的杂质。
4、根据本公开的一方面，提供了一种半导体器件，所述半导体器件可以包括：第一源极/漏极区域和第二源极/漏极区域，所述第一源极/漏极区域和所述第二源极/漏极区域彼此间隔开；第一背面接触插塞，所述第一背面接触插塞从所述第一源极/漏极区域的下表面凹进所述第一源极/漏极区域达第一深度；以及第二背面接触插塞，所述第二背面接触插塞从所述第二源极/漏极区域的下表面凹进所述第二源极/漏极区域达不同于所述第一深度的第二深度，其中，所述第一源极/漏极区域在接触所述第一背面接触插塞的区域中包括第一杂质区域，所述第一杂质区域包括第一杂质，并且所述第二源极/漏极区域在接触所述第二背面接触插塞的区域中包括第二杂质区域，所述第二杂质区域包括第二杂质。
1.一种半导体器件，所述半导体器件包括：
2. 根据权利要求1所述的半导体器件，其中，所述第二源极/漏极区域包括：
3.根据权利要求2所述的半导体器件，其中，所述第二源极/漏极区域还包括第二杂质区域，所述第二杂质区域位于所述第一外延层的下部上并且包括与所述第一杂质相同或不同的杂质。
4.根据权利要求3所述的半导体器件，其中，所述第一杂质区域或所述第二杂质区域中的至少一者在所述第二源极/漏极区域中具有最高的杂质浓度。
5.根据权利要求1所述的半导体器件，其中，所述第一杂质包括磷、砷、锑、碳和氩中的至少一种。
6. 根据权利要求1所述的半导体器件，其中，所述第二杂质包括硼、镓、铝或铟中的至少一种。
7.根据权利要求1所述的半导体器件，其中，所述第一沟道结构和所述第二沟道结构中的每一者包括从其上部顺序地布置的第一沟道层、第二沟道层和第三沟道层，并且
8. 根据权利要求7所述的半导体器件，其中，所述第二背面接触插塞的上端位于所述第三沟道层的上表面的高度与所述第二沟道层的所述上表面的高度之间。
9.根据权利要求1所述的半导体器件，其中，所述第一背面接触插塞和所述第二背面接触插塞中的每一者包括延伸到所述第二源极/漏极区域和所述第四源极/漏极区域中的相应一者中的导电层，并且
10.根据权利要求9所述的半导体器件，其中，所述第二源极/漏极区域和所述第四源极/漏极区域中的每一者包括位于所述第一沟道结构和所述第二沟道结构中的相应一者的侧表面上的第一外延层以及位于所述第一外延层上的第二外延层，并且
11.根据权利要求1所述的半导体器件，其中，所述第一源极/漏极区域和所述第二源极/漏极区域设置在n型场效应晶体管区域中，并且所述第三源极/漏极区域和所述第四源极/漏极区域设置在p型场效应晶体管区域中。
12. 根据权利要求1所述的半导体器件，所述半导体器件还包括：
13.根据权利要求12所述的半导体器件，其中，所述第一前接触插塞凹进所述第一源极/漏极区域的深度基本上等于所述第二前接触插塞凹进所述第三源极/漏极区域的深度。
14.根据权利要求1所述的半导体器件，所述半导体器件还包括位于所述第一源极/漏极区域或所述第三源极/漏极区域的下表面下方的占位层。
15. 一种半导体器件，所述半导体器件包括：
16.根据权利要求15所述的半导体器件，其中，所述第一杂质区域的上端处于比所述第三杂质区域的上端的高度高的高度处。
17. 根据权利要求15所述的半导体器件，所述半导体器件还包括：
18.根据权利要求15所述的半导体器件，其中，所述第一杂质区域和所述第二杂质区域包括n型杂质、碳或氩中的至少一种，并且
19.一种半导体器件，所述半导体器件包括：
20. 根据权利要求19所述的半导体器件，其中，所述第二源极/漏极区域包括p型杂质，