具有快速位移调整、长度为2的幂的伪噪声序列发生器的制作方法

专利名称：具有快速位移调整、长度为2的幂的伪噪声序列发生器的制作方法
技术领域：
本发明涉及通讯领域，尤其涉及一种新颖和改进的伪随机噪声(PN)发生器，它用以产生一种PN码序列，在扩展频谱通讯系统中，对通讯信号作直接序列扩展。
伪噪声或伪随机噪声发生器在直接序列扩展频谱通讯系统中，通常用来扩展数字信号的带宽。在诸如码分多址(CDMA)这类系统中，PN序列通常由线性序列移位寄存器(LSSR)产生。
LSSR由N级移位寄存器组成，插入一些“异-或”门，为特定的PN序列编制程序。“异-或”门的位置由多项式电路的定义确定，它依次确定将可能产生哪一序列。对于长度为N的发生器，总共有2(N-1)-1个多项式。这仅仅是“最大”长度序列的一小部份，约为10%。该“最大”长度序列的长度为2N-1。
例如，一个拥有15级和最大多项式的发生器将产生长度为32，767位(或“码元”)的序列。在此例中，该序列在一行中将包含一串15个“1”和一串14个“0”。而其它的“1”串和“0”串的长度都较短。具有N级的每个最大长度序列发生器在一行中都只产生一串N个“1”和一串N-1个“0”。
在PN序列发生器的大量实际应用中，长度为2N-1序列是不常用的，因为这些数目几乎不能分解因子，通常为质数。这样就使其难以与工作在低于PN芯片速率的系统同步。
在实际例子中，要求PN序列的速率为1.2288MHz，数据调制速率为9600位/秒。该信息位由PN序列进行“异-或”运算，其结果经二相调制到射频载波上，以便发送。这样，每信息比特可提供128PN“码元”。在另一种工作方式中，PN速率将保持相同，但数据速率将减低到4800比特/秒或256PN“码元”/比特。要求数据调制与PN系列循环同步。然而，如果序列长度为32767，即215-1，这样就仅有7、31和151三个因子，因此，PN码的循环周期和上述两种数据速率只有每当PN序列的128或256循环周期时才相一致。这种一致只有每隔3.4或6.8秒时才分别发生。
由此可见，更高的期望是使PN序列的长度为2的幂，以使多种数据速率在更频繁的PN码循环周期内相一致。除了允许多种不同的数据速率模式共用一共同的PN码元速率外，PN序列一旦实现同步，信息比特也立刻同步，从而大大简化了接收机的操作。上例中，如果PN序例增加到32768，那么每当序列重复，4800或9600比特/秒调制同步也将重复。因此，一旦PN序列同步(无论如何PN序列首先必须同步)，数据调制电路也就自动同步。
因此，本发明的目的在于提供一种新颖和改进的PN序列发生器，该PN序列发生器能产生长度为2的幂的PN序列。
本发明的另一个目的在于提供一种PN序列允许可选相位偏移的PN发生器，在这种发生器内，相移选择的变化会立即改变相移输出。
本发明是用以产生PN序列的一种新颖和改进的装置和方法。发明的PN发生器能够增加最大长度线性PN序列发生器的长度，它用一片PN芯片产生序列(2N-1序列长度)，以提供长度为2的幂(2N序列长度)的PN序列。本发明的PN发生器还提出一种简单的机理，如果再结合PN序列的相移或时间偏移都简易可调的机理，就能产生所需的PN序列。当把基本PN序列的时间偏移用于CDMA通信系统寻此目的时，这种类型的PN序列是非常有用的。
根据本发明，揭示一种最大长度线性序列的PN序列发生器，它能够产生长度为2N的加长PN序列。该PN发生器包括诸如LSSR电路，这种电路产生长度为2N-1码元的PN序列。它还包括一个序列增长电路，在PN序列的一个预定位置至少插入一个附加码元。这样，序列增长电路就可输出一个长度为2N码元的加长PN序列。该发生器还可以包括序列移位电路，它对输入移位很敏感，用以在输出加长PN序列中提供预定的移位。
通过下列详细描述并结合附图，本发明的特征、目的和优点将更为清楚，附图中相同的参照号始终对应表示相同的部分

图1是PN序列发生器的电路图，它以并联输入线性序列移位寄存器;
图2是本发明PN序列发生器的一个典型电路图;
图3是图2掩码电路的典型电路图;
图4是图2PN序列发生器的时序图;
图5是本发明另一种PN序列发生器的典型电路图。
参见图1，图中示出一个典型的LSSR PN发生器10。图1所示的LSSR10是一个15级LSSR，它能产生长度为2N-1的PN序列，其中N＝15，因此215-1＝32767。如图1中所示，LSSR10产生的PN序列符合多项式方程1。
PN＝X15+X13+X9+X8+X7+X5+1 (1)LSSR10由一组存贮元件或多级移位寄存器12组成，并在各级移位寄存器之间串联耦合“异-或”门或模2加法器14，如方程1所定义。在实施多项式方程式1中，级121-124的输出分别与级122-125的输入耦合;级126的输出与级127的输入耦合;级1210-1212的输出分别与级1211-1213的输入耦合;级1214的输出与级1215的输入耦合。此外，级125、127-129和1213的输出分别与加法器141-145的一个输入耦合，而加法器141-145的输出则分别与级126、128-1210和1214的输入耦合。级1215的输出是LSSR10的主要输出(LSSR0位)，被反馈作为级121和每个加法器141-145的另一输入。121-1215每输出级的输出状态分别为X1-X15数值，用15位输出总线16提供作为信号状态-输出。
121-1215每级都还有另一条输入同样耦合到一条15位输入总线18，用以存入或预置LSSR10。当每一级在另一个输入端接收到存入启动信号(LD-EN)时，总线18所提供的15位数值的每一位都存入到121-1215每一对应级。
存贮于每级中的位根据系统时钟(图中未示出)而移出该级。每一级的位输出由总线18提供，并作为至下一级或加法器的输入，而加法器的输出则提供给下一级。信号随序列启动信号(SEQ-EN)，输入到每一级，并按每个时标启动各级的数据移位。
在通用的LSSR中，LSSR每个时标的基本输出位都作为PN序列位。计时PN序列的基本输出位可以用本文提出的序列加长电路加长到2N长度。加长电路可以与掩码电路结合使用，从而对PN序列作快速相移调节。反之，掩码电路可以不依赖带LSSR的序列加长电路独立使用，以便为长度为2N-1的PN序列中提供位移。
参见图2，掩码电路和序列加长电路由D型触发器、比较器、二进制计数器、多路复用器和一些随机逻辑电路组成，以下连同LSSR10进行描述。图2所示电路的输入包括系统时钟(SYSTEMCLOCK)(图中未示出)，它对LSSR、触发器和二进制计数器定时;系统启动(SYSTEMENABLE)，用以起动或阻塞整个电路的排序;存入启动(LOADENABLE)用以存入LSSR和二进制计数器的状态。输入总线包括LSSR存入状态(LOADSTATE)，二进制计数器存入状态(COUNTERLOADSTATE)，用以确定移位序列输出从基本序列输出作位移的量的掩码总线，以及用以确定附加状态何时插入移位序列的位移(OFFSET)总线。所有这些总线的位宽都为N。电路输出包括基本输出(PRIMARYOUTPUT)，它是LSSR的未(右移LSSR最右边的位，也用作反馈);还包括移位输出(SHIFT-ED OUTPUT)，它在基本输出序列的基础上移相。基本输出和位移输出两种序列的长度均为2N。
在图2中，与LSSR10一同使用的序列加长电路包括N位比较器20、D触发器21和22、反相器24、与非门26以及与门28。LSSR输出状态总线(STATE-OUT)18耦合至比较器20的A输入端，而它的B输入端接收固定的N位值。比较器20的输出耦合至触发器21的D输入端，其Q输出耦合至触发器22的D输入端。触发器21和22还在其启动输入端接收系统启动信号。触发器22的Q输出耦合至反相器24的输入端，其输出耦合作为与非门26的一个输入。与非门26的另一个输入耦合至触发器21的输出端。与非门26的输出耦合至与门28的一个输入端，其另一个输入端接收系统启动信号。与门28的输出耦合至LSSR10，用以向其提供信号SEQ-EN。
在单程含有N-1个“O”的一行序列中，加入一个“O”可以使序列加长。这种加长导致序列含有相等数量的“O”和“1”。更准确地说，就是含有一串N个“1”的序列现在也含有一串N个“O”。参见图2所示的电路图，在比较器20中总线18的N位LSSR状态输出与数值“0…0100”比较，其中，位N2即最后第三个有效位等于“1”，其它所有的位都等于“0”。当检测到这种状态时，“1”被锁定在触发器21中。接下来的LSSR状态估计为“0…0010”，但这时LSSR10的排序由信号SEQ-EN截止一个周期。因此，“0…0010”状态存在于两个周期，在基本输出序列(PN-OUT)的一串N-1个“0”中，有效地插入一个附加“0”。
当然，由于具体逻辑实现，在下一个时钟周期结尾，插入上例中与LSSR状态比较的数值“0…0010”是可以理解的。其它比较状态可以设想插入附加码元或其它LSSR状态的码元。
当然，用触发器21也锁定了LSSR状态与“0…0100”比较状态的比较。可以采用另一种方式来完成比较，这时将不采用触发器21，而将比较器20的输出送往触发器22的D输入端。输入到比较器20的LSSR状态的比较数值将是“0…0010”，而不是“0…0100”。根据在触发器22最后一个时标对“0…0010”状态的检测，LSSR将从变化状态开始被禁止一个时钟周期。
在某些情况下，还期望为2N-1或2N长度的任一种PN序列提供一种基本输出、移位输出的相移方案。移位输出由模2附件产生，诸如由一组特定的LSSR位“异-或”产生。根据LSSR的移位和相加特性，通过LSSR适当级的模2加，可以产生任何相移的PN序列。为了提供移位，N位的掩码与LSSR状态进行与运算，以选出“异-或”运算的位。N位掩码(MASK)可以用来对基本序列提供任何一种2N-2或2N-1的不同位移。掩码输入总线设定到一个预定值，以产生第二输出的所需相移。
如图2所示，LSSR10的N位STATE-OUT数值由总线18提供作为掩码电路30的输入。掩码电路30还从总线32收到N位掩码值。根据这些值，掩码电路30产生基本输出的移位变型，作为信号移位输出(1)用于长度为2N-1的最长序列。然而，对于已加一位的最大线性序列来说，必须用校正电路，以提供校正位移的2N序列。
图3进一步详细描述一个典型的掩码电路30的实施方法，如前所述，它与LSSR10结合使用。在图3中，一串与门341-3415每个都有一个输入端，用以接收总线18的异常位。例如，与门341-3415分别从总线18接收位X1-X15，也称为位N-1至位0。341-3415每个与门的另一个输入端则从总线32接收对应的掩码位N-1至掩码位0。341-3415每个与门的输出端耦合至一组级联“异-或”门361-3615的一个对应输入端。在该级联组中，第一个“异-或”门361的一个输入端耦合至与门341的输出端，另一个输入端接地(逻辑“0”)，其输出耦合至“异-或”门362的另一个输入端。在“异-或”门3615的输出端提供移位输出(1)序列。
如前所述，移位和相加特性不能正确地用于已加长一位的最大线性序列。上述掩码和“异-或”运算的位必须调整，作为序列的附加位。在本发明中，使移位输出(1)序列通过一个由零延迟器或一位时间延迟器组成的可变时间延迟器，实现上述调整。该一位时间延迟器通过一个触发器对移位输出(1)序列定时而提供时延。
在序列的第一部分期间，最终输出序列(即移位输出序列)取自于执行掩码运算(零时延)的掩码电路。这样，在零时延周期，最终的移位输出序列与移位输出(1)序列是相同的。然而，当掩码电路输出的移位输出(1)序列到达一串N-1个零通过掩码电路的点时，由触发器输出端提供移位。因此，移位输出序列就是移位输出(1)延迟一位，以致在移位序列中加一个附加零。当LSSR达到被禁止一个时钟周期的状态时，移位输出回转到掩码电路的输出，即移位输出(1)序列。这一作用可防止附加的位被插入序列的这一部分。
为了达到上述目的，提供一种校正电路。该校正电路包括D触发器40，其D输入端耦合至掩码电路30的输出端，用以接收移位输出(1)序列。触发器40还包括一个启动输入端，用以接收SEQ-EN信号。延迟型移位输出(1)序列在触发器40的Q输出端输出，并作为2∶1多路复用器42的一个输入。多路复用器42的另一输入端耦合至掩码电路30的输出端，用以接收零移位形式的移位输出(1)序列。多路复用器42对它的选择输入端所提供的MUXSE-LECT信号作出响应，在零移位形移位输出(1)序列与移位形移位输出(1)序列之间进行选择，以便在其输出端提供移位输出序列。
在产生多路复用选择信号过程中，与门44有一个输入端耦合至触发器21的输出端，另一个输入端耦合至触发器22的输出端，还有一个输入端则用以接收系统启动信号。与门44的输出端耦合至或门46的一个输入端，后者的另一个输入端接收存入启动信号。或门46的输出作为一个计数器存入启动信号耦合至N位二进制计数器48的启动输入端。计数器48也通过与门50接收N位计数器存入状态信号，与门50则对输入的存入启动信号作出响应，提供计数器存入状态信号。尽管与门50是作为单个与门描述的，但显然它代表了一组与门，每个与门的一个输入端接收异位N位计数器存入状态信号，另一个输入端则接收存入启动信号。每个与门的输出则分别送往计数器48N个存入输入端的各个端口。
计数器48的N位输出供给N位比较器52的B输入端，后者的A输入端接收N位偏移值。比较器52决定其B端的输入是大于还是等于A端的输入。比较器52的输出耦合至与门54的一个输入端。与门54的另一个输入是触发器21的反相输出，由反相器56提供。与门54的输出提供给D触发器58的D输入端，后者的启动输入端接收系统启动信号。触发器58的Q输出端耦合至多路复用器42的选择输入端，用以向其提供多路调制选择信号。
通过N位二进制计数器48和比较器52的运算，可以确定何时将附加零插入移位输出序列，而当基本输出中1插入后何时在移位输出序列中禁止不想要的附加状态。回顾LSSR状态“0…0010”呈现于两个周期，这是两个周期中的第二个周期，它能使附加零插入基本序列中。该周期还使计数器48复位至零。
经N位位移总线提供给比较器52的信号必须设定，使所需移位输出与基本输出的相移量小于两个周期。只要该位移值小于二进制计数器状态，移位序列即可直接取自掩码电路30的输出，即移位输出等于移位输出(1)。一旦计数器状态等于由比较器52所确定的位移量，触发器58即置位，取触发器40输出延迟形态的移位输出(1)作为顺次的移位输出位。上述过程恰好将一个零插入移位输出序列中，与移位输出(1)序列比较。
在计数器状态大于或等于位移量期间，移位输出序列将连续取自延迟形态的移位输出(1)序列。当计数器48经过上述过程复原为零时，移位输出(1)序位再次被提供为移位输出序列。由于该点正是零插入基本序列的位置，故移位序列必须返回，直接取自掩码电路30，以防止不想要的附加状态插入移位序列中。
出于进一步说明的目的，用下列表1结合图4所示的定时图，描述一例具有移位输出序列的4位PN发生器，该序列与基本输出序列相移10个码元。定义PN序列的多项式为PNex＝X4+X3+1 (2)此外，在此例中设定掩码输入总线等于1010(二进制)，它使移位序列位移10个码元。相应地，位移输入总线设定为10-2＝8或1000(二进制)
从表1中可以注意到，LSSR状态“0010”出现于两个周期。LSSR状态“0100”的查出，使在第一次发生LSSR状态“0010”之后，不能进行LSSR的周期循环。由于LSSR被阻塞，在一个时钟周期内，状态“0010”被重复，以使一个附加零插入在基本序列之间，如表1中所示。在两个LSSR“0010”状态的第一个状态之后，移位序列直接取自掩码电路输出，实际上它“吸收”了加法状态。然而，当二进制计数器状态等于“8”时，根据位移量的确定，这正是将零插入移位序列的时间。这种插入是通过从触发器40延迟掩码电路的输出中取出移位序列而完成的。表1说明在恰当的时间将一个零插入移位序列的过程。
图4表示一个定时图，它进一步详细描述了上述例子的时序。注意，表1中各种状态的描述与图4所示定时图的显示是一致的。图4还示出了多路复用器选择(MUXSELECT)信号，它控制多路复用器42，使其负责决定移位序列是直接取自掩码电路输出(MUXSELECT为低)，还是取自触发器40输出延时形态(MUXSELECT为高)。图4所示的定时图还清楚地表示了移位输出所经历的10个周期的相移。
如图1至图3电路图所表示，LSSR和二进制计数器状态当由存入启动(LOADENABLE)输入控制时可以被存入。经由存入启动输入的计数器被设定到与计数器存入状态(COUNTERLOADSTATE)输入量相应的状态。显然，对于每个LSSR存入状态(LSSRLOADSTATE)值都有一个相应的计数器存入状态。当计数器状态被存入时，必须提供与LSSR存入状态相应的计数器存入状态，以保证序列正确产生。否则将导致产生不正确的移位序列。然而，如果计数器存入状态是错误的，则序列也必将是错误的，直至一个附加的状态被插入到基本序列中。当附加的状态被插入到基本序列时，与门44和或门46的作用使计数器自动复位到零。从这一点来看，计数器48将正确地跟踪LSSR状态，而移位输出序列将有恰当的相移。
对存入LSSR状态和计数器状态的利用，允许所产生的序列在序列中任何位置开始。利用这一特性允许输出序列以一种简单的方式预置到整个序列中的任何位置上。尽管这种技术可以用来改变序列，但对于提供一种相应于每个期望移位的掩码技术来说，用于计算每个想要移位的LSSR状态和输入LSSR的技术则更为困难。采用输入LSSR以改变序列移位的技术，仍将需要LSSR状态或输出序列检测，以增长序列。
本发明的一个重要特征在于，当相移改变时，一旦新的位移和掩码量被修正，移位输出即开始产生新的相位。在某些应用中，仅有少量不同的序列延时必须由移位输出序列产生。在这种情况下，如果位移和掩码一对量值预先计算好，并存入只读存贮器(ROM)(未图示)，那将是最简单的实施方法。如果期望大量的不同延时，那么有关的微计算机(未图示)可以编程，产生与期望的延时相等的成对的掩码和位移量。
如文中所披露，在本发明的典型实施例中，与基本序列存在2N-1的位移。这样，即存在具有全零掩码值的2N-1掩码值，这是不允许的。采用所披露的掩码电路，全零掩码值将导致一个全零输出序列。此外，由于全零掩码值除了最后的掩码位(与XN进行与运算的位0)外，产生未位移的序列，故存在一个无用的其它位移。本例表明，移位序列中一个码元的位移不被利用。
在本发明整个应用中，一个码元的移位序列是不需要的。然而，可以现成构成逻辑(未图示)，以提供需要一个码元移位序列的情况。参见图2，在一个码元移位序列的情况下，掩码值除末位外将设定为全零。除了末位外，检测逻辑(未图示)将在全零掩码值与输入值之间进行N位比较。另一种N位比较将在N位位移值与另一个2N-1输入值之间进行。在这种情况下，除末位外掩码值等于全零，位移值等于2N-1(1-2＝2N-1)值，来自多路复用器42的移位序列输出将始终是触发器40的Q输出。实现这一特征的逻辑电路是与比较器(未图示)相等的一对N位，其输出端经与门(未图示)耦合至或门(未图示)的一个输入端。该或门将设置在与门54与触发器58之间，或门的另一输入端耦合至与门54的输出端，其输出耦合至触发器58的D输入端。
显然，根据本发明还可以作出许多变换，以提供一种加长的最长的序列发生器。然而，其它实施方法通常缺少提供快速位移调整的能力，即快速改变序列移位的能力。例如，可以用基本输出(对未移位的序列)或掩码电路输出(对已移位的序列)，而不是用LSSR的状态进行比较，以确定插入点。一位序列可以存贮在附加的移位寄存器或其它的存贮介质中，用以与用以在序列中插入附加码元的期望状态进行比较。经对适当的比特序列进行检测，LSSR将如前所述，被禁止用一个码元时间在序列中提供附加的码元。采用上述技术，附加的一位或几位可以从期望的位置插入序列中。
图5表示另一种加长的PN序列发生器的实施方法。具有存入状态的LSSR10′按照其时标产生长度为2N-1的PN序列。序列由LSSR10′输出，其中，检测逻辑电路60用于检测附加码元典型插入点的一行中有N-1个零的条件。当该条件被检测出时，产生一个信号，该信号输出至与门62，并与系统启动信号进行与运算，由此使LSSR10′阻塞一个时钟周期。这样，基本输出序列即为2N长。
为了在序列中提供移位，LSSR10′可以用合适的状态插入。而由于上面论及的原因，这种技术不如采用LSSR和掩码电路30′的状态输出那样好。掩码电路30′的输出又耦合至D触发器40′的D输入端，并耦合至多路复用器42′的一个数据输入端。触发器40′的Q输出端耦合至多路复用器42′的另一个数据输入端，其输出端提供移位序列。
检测逻辑电路60的输出还经由反相器64提供给RS触发器66的复位(R)输入端。触发器66的置位(S)输入端耦合至检测逻辑电路68的输出端，而后者的输入端则耦合至多路复用器42′的输出端。触发器66的输出端耦合至多路复用器42′的选择输入端。检测逻辑电路68再次被用来检测移位序列的一行中有N-1个零的条件。
由于经掩码电路30′提供的序列是由LSSR的基本输出序列位移的，故当LSSR被禁止一个时钟周期以在基本序列中插入附加状态时，并非处于移位序列中插入附加状态的正确位置。来自检测逻辑60的信号通过反相器64和触发器66当被插入基本序列中时，用来吸收附加状态。这样，当触发器66由该信号复位时，其输出被用来把直接由掩码电路30′输出的移位输出(1)选择为多路复用器42′的输出。从检测逻辑电路68经触发器66的信号被用来在移位输出序列中插入附加的状态。当触发器66由来自检测逻辑电路68的信号置位时，其输出被用来将由触发器40′输出的延迟形态移位输出(1)序列选择为多路复用42′的输出。
检测逻辑电路60和68可以简单地利用具有N-1个抽头的移位寄存器构成，这些抽头作为输入端耦合至或门。在另一种方案中，可以用log2(N-1)计数器来检测N-1个零的序例。注意，在图5所示的另一个实施例中，当输入掩码变化时，在直至N-1个周期内移位输出可以不校正。
在图5所示的另一个实施方案中，移位序列由掩码电路30′输出，序列移位输出(1)可以直接输出(通过虚线)，作为已移位的加长PN序列输出。在此情况下，掩码电路30′的输出用来检测逻辑电路60(通过虚线)。检测逻辑电路60再次被用以检测N-1个零的序列，并禁止在LSSR10′状态方面的变化。然而，由于移位输出(1)序列被检出，使LSSR阻塞，故序列中外加状态的插入被用于校正移位输出(1)序列，而不是用于校正基本输出序列。
以上对较佳实施例所作的描述，是了为使本领域的任何熟练人员能够利用或使用本发明。对本领域的熟练人员来说，对这些实施例作各种改变将是显而易见的，文中所定义的一般原理也可以应用于其它实施例，而无需再作创造性的努力。因此，本发明并不想局限于上述各个实施例，而要求被授予与上述原理和新的特征相符合的最宽的保护范围。
权利要求
1.一种伪随机噪声(PN)序列发生器，其特征在于包括用以产生长度为2N-1个码元的PN序列的发生装置，以及有效地耦合至所述发生装置，用以在所述PN序列中插入至少一个附加码元，从而使所述发生装置提供一个输出加长的、长度至少为2N个码元的PN序列的装置。
2.如权利要求1所述的发生器，其特征在于，所述发生装置对所述PN序列中所产生的每个码元都具有一个相应的状态，所述插入装置包括用以检测所述发生装置预定状态的装置，以及根据对所述预定状态的检测，用以禁止所述发生装置状态变化的装置。
3.如权利要求1所述的发生器，其特征在于所述插入装置包括用以检测所述长度为2N-1个码元的PN序列一预定部分的装置;以及根据对所述PN序列所述预定部分的检测，用以禁止所述发生装置中变化的装置。
4.如权利要求1所述的发生器，其特征在于进一步包括能有效地耦合至所述发生装置，并能响应于移位输入，用以在所述输出加长PN序列中提供一个预定位移的装置。
5.如权利要求2所述的发生器，其特征在于进一步包括能有效地耦合至所述发生装置，并能响应于移位输入，用以在所述PN序列中提供一个预定位移的装置;用以接收所述移位PN序列并提供一个延迟移位PN序列的装置，该装置将所述移位PN序列延迟一个码元;以及能有效地耦合至所述禁止装置，用以接收所述移位PN序列和所述延迟的移位PN序列，并用以接收位移输入及作出响应，并在所述移位PN序列和所述延迟的移位PN序列中提供一个选择输出的装置。
6.一种伪随机噪声(PN)序列发生器，其特征在于，所述PN序列发生器利用一个由外部时钟按预定时钟频率计时的线性序列移位寄存器(LSSR)，产生长度为2N-1码元的PN序列;所述LSSR具有多级寄存器，并按所述LSSR的每个时钟共同提供一种相应于所述LSSR状态的输出;所述LSSR响应于一个阻塞输入，以阻塞所述PN序列的产生;所述PN序列发生器含有一个电路，该电路将所述LSSR的所述PN序列输出的长度加长到2N码元;所述PN序列发生器进一步包括接收所述LSSR状态输出和一个代表预定LSSR状态的比较状态输入，用以比较所述LSSR和比较状态并提供一个相应对比指示的比较装置;以及接收所述对比指示，并根据代表所述LSSR和比较状态相等的所述对比指示的出现，以一个时钟周期的预定时间对所述LSSR提供所述阻塞输入的逻辑装置。
7.如权利要求6所述的PN发生器，其特征在于进一步包括用以接收所述LSSR状态输出和掩码输入的移位装置，该移位装置提供所述LSSR加长PN序列的一种序列移位形态。
8.如权利要求7所述的PN发生器，其特征在于所述移位装置进一步包括用以接收所述LSSR输出状态和所述掩码输入，并用以产生一种变形移位形态的所述LSSR加长PN序列的掩码装置;用以接收所述变形移位形态的所述LSSR加长PN序列，接收位移输入，延迟所述LSSR加长PN序列的所述变形移位形态，并用以在所述LSSR加长PN序列的所述变形移位形态与所述LSSR加长PN序列的所述延迟的变形的移位形态之间提供一种选择，由此提供一种所述LSSR加长PN序列移位形态输出的调节装置。
9.一种伪随机噪声(PN)序列发生器，其特征在于，所述PN序列发生器利用一个由外部时钟按预定时钟频率计时的线性序列移位寄存器(LSSR)，产生长度为2N-1码元的PN序列;所述LSSR具有多级寄存器，每级均有一个输出，用以按所述LSSR的每个时钟共同提供一个相应于所述LSSR状态的输出位;所述LSSR具有一个启动输入，用以按每个时钟周期来启动/阻塞所述PN序列的产生;所述PN序列发生器含有一个将由所述LSSR输出的所述PN序列长度加长到2N码元序列的电路;所述PN序列发生器还包括第一N位比较器，它具有第一组N个输入端，另一组N个输入端和一个输出端。其第一组N个输入端中的每一端耦合至所述LSSR相应级的输出端;而另一组N个输入端中的每一端均用以接收一预定状态输入位;第一时钟延时寄存器，具有一个耦合至所述比较器输出端的数据输入端和一个输出端;第二时钟延时寄存器，具有一个耦合至所述第一时钟延时寄存器输出端的数据输入端以及一个输出端;第一逻辑电路，具有分别耦合至所述第一和第二延时寄存器输出端的一对输入端以及耦合至所述LSSR启动输入端的一个输出端，所述第一逻辑电路产生一个信号，用以在一个时钟周期内启动和阻塞所述LSSR。
10.如权利要求9所述的PN发生器，其特征在于进一步包括具有多个状态输入端、多个掩码输入端和一个输出端的掩码电路，其中每个状态输入端都耦合至所述LSSR寄存器的各级输出端，每个掩码输入端用以接收N位输入掩码的一个预定的位;具有耦合至所述掩码电路输出端的一个数据输入端以及一个输出端的第三时钟延时寄存器;具有一对数据输入端、一个选择输入端以及一个输出端的多路复用器，其中一对数据输入端分别耦合至所述掩码电路输出端和所述第二时钟延时寄存器输出端;以及具有第一至第三输入端以及一个位移输入端的选择器电路，其中第一和第二输入端分别耦合至所述第一和第二延时寄存器输出端，第三输入端用以接收所述系统启动信号，位移输入端用以接收一个外加位移信号，以在耦合至所述多路复用器选择输入端的输出端上，产生和提供一个选择信号。
11.如权利要求10所述的PN发生器，其特征在于所述选择器电路包括具有一个复位输入端和N个输出端的N位时钟计数器;具有第一和第二输入端以及一个输出端的复位逻辑电路，其中第一和第二输入端耦合至所述第一和第二延时寄存器的输出端，输出端耦合至所述计数器的复位输入端;具有第一组N个输入端和另一组N个输入端的第二N位比较器，其中第一组N个输入端的每一端都耦合至所述计数器N个输出端的相应一端，另一组N个输入端的每一端都用以接收N位位移的一个预定位，所述位移因一个预定值而与所述N位掩码值不同;具有一对输入端和一个输出端的第二逻辑电路，其中一对输入端分别耦合至所述第一延时寄存器输出端和所述第二比较器，所述第二逻辑电路产生所述选择信号;以及具有一个数据输入端和一个输出端的第四时钟延时寄存器，其中数据输入端耦合至所述第二逻辑电路输出端，而输出端则耦合至所述多路复用器的选择输入端。
12.如权利要求9所述的PN发生器，其特征在于，所述第一逻辑电路包括具有一个耦合至所述第一寄存器输出端的输入端以及一个输出端的反相器;具有一个耦合至所述反相器输出端的输入端，另一个耦合至所述第一比较器输出端的输入端以及一个输出端的与非门;具有一个耦合至所述与非门输出端的输入端、另一个用以接收所述系统启动信号的输入端以及一个耦合至所述LSSR启动输入端的输出端的与门。
13.如权利要求11所述的PN发生器，其特征在于，所述第一至第四延时寄存器的每一个均具有一个启动输入端，用以接收系统启动信号。
14.如权利要求11所述的PN发生器，其特征在于，所述计数器具有一个N位写入输入端，用以接收一个计数器写入状态值;所述复位逻辑电路包括具有第一至第三输入端的第一与门，其中第一和第二输入端分别耦合至所述第一和第二延时寄存器的输出端，第三输入端用以接收系统启动信号;具有耦合至所述与门输出端的第一输入端和用以接收写入启动信号的第二输入端的或门，所述或门的输出端耦合至所述计数器的复位输入端。
15.如权利要求11所述的PN发生器，其特征在于，所述第二逻辑电路包括具有一个耦合至所述第一延时寄存器输出端的输入端以及一个输出端的反相器;以及具有一个耦合至所述反相器输出端的输入端、另一个耦合至所述第二比较器输出端的输入端以及一个耦合至所述第四延时寄存器输入端的输出端的与门。
16.如权利要求14所述的PN发生器，其特征在于，所述第二逻辑电路包括具有耦合至所述第一延时寄存器输出端的一个输入端以及一个输出端的反相器;以及具有耦合至所述反相器输出端的一个输入端、耦合至所述第二比较器输出端的另一个输入端以及耦合至所述第四延时寄存器输入端的一个输出端的第二与门
17.一种产生长度为2N码元的伪随机噪声(PN)序列的方法，其特征在于包括以下步骤产生长度为2N-1码元的PN序列;以及在所述PN序列的至少一个预定位置中插入至少一个附加码元，以提供长度至少为2N码元的输出加长PN序列。
18.如权利要求17所述的方法，其特征在于，所述PN序列由一个PN发生器产生，所述PN发生器在所述PN序列产生的每个码元都有各自相应的状态，所述插入步骤包括以下步骤检测所述PN序列所产生的一个预定状态;以及根据对所述预定状态的检测，禁止在所述PN序列产生的所述状态中变化。
19.如权利要求17所述的方法，其特征在于所述插入步骤包括以下步骤检测所述长度为2N-1码元的PN序列的一个预定位置;以及根据对所述PN序列的所述预定位置的检测，禁止所述PN序列的产生。
20.如权利要求17所述的方法，其特征在于进一步包括在所述输出加长的PN序列中提供一个预定位移的步骤。
全文摘要
一种用以产生长度为文档编号H03K3/84GK1082284SQ9310355
公开日1994年2月16日 申请日期1993年3月31日 优先权日1992年4月3日
发明者蒂莫西·I·鲁思, 林赛·A·韦弗, 克莱因·S·吉尔豪森 申请人:夸尔柯姆股份有限公司