专利名称：具有串联复合的多累加器的分数n合成的制作方法
技术领域：
本发明一般涉及频率合成器，更具体地涉及在具有串联复合的一种锁存配置中使用多个累加器的一种分数N频率合成器。锁存配置同步工作并使该系统能以一些高于单波系统的频率工作，从而减少寄生信号。
锁相环路(PLL)频率合成是用于生成来自电压控制的振荡器(VCO)的许多相关信号之一的一种众所周知的技术。在一个单环路PLL中，来自VCO的一个输出信号被耦合到一个可编程分频器。该可编程分频器可被一个选定的整数除尽，向一个相位检测器提供一个分频信号。相位检测器将该分频信号与一个来自另一固定频率振荡器的基准信号进行比较。分频信号与基准信号间的任何相位差都从该相位检测器输出，通过一个环路滤波器耦合，并作用在该VCO上。该相位差信号使得来自VCO的输出信号改变频率，使得该分频信号与其准信号间的相位误差成为最小。由于可编程分频器只能被整数去除，输出频率级差被限制在等于该基准信号频率上。对于单环路PLL，在环路锁定时间、级差、噪声性能及寄生信号生成等互相竞抗的要求中必须缔结一种工程上的妥协。
为了克服单环路PLL的限制，已经开发出能够以非整数分频的可编程分频器。在保持高基准频率与宽环路带宽的同时，可以得到基准信号频率的分数倍的输出频率级差。对分数N合成的讨论可在美国专利4，816，774号中见到。如该专利中所描述的，使用两个累加器来模拟分数合成。该模拟在除数的不同整数值间切换而没有由这种切换所生成的伴随寄生信号。双累加器技术通过抵消补偿与环路滤波器抑制来减少有害的寄生信号。
所以，分数N频率合成器的基准信号频率是由VCO输出频率的级差乘以可编程分频器除数的分母所确定的。分数N合成允许使用大大高于实际信道间隔的基准频率并且由于减少了低频寄生输出而允许在设计中使用较宽的带宽。较宽的带宽允许快速锁定时间以及作用在基准输入端或分数分频方案上的宽带调制的可能性。
不幸的是，该系统是不完善的并且在等于信道间隔的频率上生成某些寄生信号。虽然理想的信号输出纯净度较非分数系统为好，但对于某些高质量系统仅有这一点是仍然不够的。
为了将这一寄生输出的影响限制到最小，已经研制出多累加器分数N合成系统。这些系统将寄生信号分散成这样一些频率，即在这些频率上滤波是便宜与简单的。使用具有两个以上累加器的系统，能够使这种好处极大地增加。
某些现有的多累加器系统要求累加器“波动”该数据。具体地说，在每一个时钟脉冲上该数据必须作用在整个数字网络上。由于构成该系统所使用的数字电路的传播延时，使得一个多累加器系统的工作频率的上限相对较低。最终，某些现有的多累加器系统仍会保留剩余噪声项，它可能引发寄生噪声信号。为了许多系统的正常工作，这些寄生噪声信号必须加以消除。
本发明涉及含有至少两个串联复合的锁存累加器网络的可变频率合成器。锁存累加器网络接受一个用于形成可变除数的数字。
通过在一个分频网络中用该可变除数去除输出信号频率来控制一个变频振荡器的频率，以形成一个中间信号。将该中间信号与一个基准信号进行比较以生成一个表示这两个信号之间的相位差的第一误差信号。这一第一误差信号输入到变频振荡器中作为对该变频振荡器的控制信号。
第一累加器网络生成一个锁存输出信号以及一个表示该数字的积分的第一进位输出信号。
第二累加器网络生成一个第二锁存输出信号以及一个表示第一锁存输出信号的积分的第二进位输出信号。
第三锁存累加器网络生成一个第三锁存输出信号以及一个表示第二锁存输出信号的积分的第三进位输出信号。
然后，组合这三个进位输出信号以构成可变除数信号。先求出第三进位输出信号的微分并与第二进位输出信号组合构成一个第五输出信号。然后，求出这一第五输出信号的微分并与第一进位输出信号组合就构成了这个可变除数信号。将这一可变除数信号被输入到分频器网络中。
图1是可变频率合成器的方框图。
图2是根据本发明的一个(具有串联复合的)分数N合成器中的一个累加器网络的总体方框图。
图3是根据本发明的一个锁存累加器网络图。
图4是根据本发明的双延时锁存累加器网络图。
图5是根据本发明的双延时锁存网络图。
图6是根据本发明的单延时锁存累加器网络图。
图7是根据本发明的带剩余误差校正的双延时锁存累加器网络图。
图8是根据本发明的以另一种形式示出的单延时锁存累加器网络图。
图9是可利用本发明的无线电收发机的方框图。
图10是根据本发明的典型锁存累加器图。
图11是根据本发明的频率对系统各项传输函数的衰减的曲线图。
总的说来，本最佳实施例涉及一个合成器在无线电收发机中的使用。该合成器为分数N型式。在一个累加器网络之中，该合成器使用多个锁存累加器以执行一个输入信号的多重积分。将这些累加器的输出进行串联复合以形成一个在合成器中用作可变除数的数据输出信号。
在图9中示出了包含可利用本发明的无线电收发机的一种无线电话机901的基本方框图。这种无线电话机901最好是用于数字无线电话系统中的数字无线电话机。合成器903的输出分别被接收机905与发送机907使用来产生一个本机振荡器与一个发送信号。对诸如工作频率信道等收发机900的功能控制，由控制逻辑909提供并输入给包含在合成器903之中的一个分数N合成器的第一累加器。
图1是分数N变频合成器的总体方框图。可变振荡器或称VCO113提供所要求的输出频率信号119并将其送入一个可变数字分频器电路111。可变分频器电路输出信号125被输入到一个相位比较器109中。相位比较器109的第二输入是基准振荡器信号115。相位比较器输出信号121被送入VCO113的控制输入端，以便VCO113将调整其输出频率信号119，使119除以分频器电路111的数字分频比N的结果等于基准振荡器107的频率。
在本最佳实施例中，分频器电路111的分频比N随一个周期性序列变化，使得VCO113的输出频率信号119可以按照等于基准振荡器107频率的分数的频率级差进行调整。这一周期性序列是由一个多累加器网络101生成并受数据输入信号103控制的。
在本最佳实施例中，在全部累加器网络中使用了如图10所示的一种锁存累加器配置。本领域中的一般技术人员可以实现其它等同够用的累加器配置。这里，各累加器的数据输出信号1001是来自普通的锁存电路1003的锁存输出。这些累加器的级联配置在时钟信号1005的每个时钟周期上将有一个单加法器延时。这一配置使得来自加法器1007的各累加器进位输出序列比来自下一个较低级累加器的输出序列延迟了一个时钟周期。需要申明的是其它等同够用的实施例可使用锁存进位输出信号1011与数据输出信号1001的锁存累加器。
图2是本系统中所用的累加器网络类型的展示。这一网络利用多个锁存累加器与串联复合，设计简单并允许DC频率偏移直接加到数据输出(DO)229上。
频率偏移输入信号或数据输入(DI)215从包含在图9所示的控制逻辑909内的频率选择电路输入并施加到图2中的第一累加器201上。第一累加器201生成表示数据输入信号215的积分的输出信号217、235。数据输出信号217输入到第二累加器203。进位输出信号235直接加到微分器213上，得到数据输出信号229。这一进位输出信号235允许DC相位偏移被直接传送给数据输出信号229。第二累加器203的数据输出信号219输入到第三累加器205，同样，第三累加器205的数据输出信号221输入到第四累加器207。
第四累加器207的进位输出信号223被微分运算并与来自第三累加器205的进位输出信号231相组合，得到信号225。信号225被输入到一个第二微分器211，其运算结果信号与来自第二累加器203的第二进位输出信号233相组合，得出的信号227被输入到第三微分器213中。
图2所示被用作为具有串联复合的分数N合成的概括说明，这一总方法的具体实现在随后的图3、4、5、6、7与8中示出。图2的图中没有锁存输出信号或数字延时，这将极大地限制其实用价值。
图3是图2中所示的具有串联复合的分数N合成的一种实现方法。该实现方法包括信号延时与锁存累加器。本发明的一个重要特征是从一个累加器向下一个累加器提交的数据只出现在一个时钟周期中。数据绝不在一个时钟周期中从第一累加器走到第三累加器，从而，防止了在一个时钟脉冲中“波动”通过所有累加器的问题。锁存累加器使得网络101同步。“波动”效应是用以实现本设计的电路设计中所固有的延时的累积。当一给定累加器网络的固定时钟频率与电路的数字延时给定时，波动累加器限制了该网络中可能包括的累加器数目。在同步系统中，各动作具有一个时钟周期的固定延时。同步系统在各动作上锁存数据，所以数据在各时钟周期中延迟了一个动作。以这一方式，具有许多累加器的一个系统能够与只有一个累加器的系统同样快速地工作。
在图3所示的网络中，总的系统延时将等于三个时钟周期加上由内部数字延时引起的三个加法器309、311、313的累积延时。由于在加法器之间增加了固定延时，所以在图5与6的实现方案中并不出现三个加法器309、311、313的累积延时。在本最佳实施例中，时钟信号是从除数网络111的输出信号125生成的，另一种可能的情况是，时钟信号可从基准振荡器107的输出生成。
注意，由于本系统是数字的，所以在最佳实施例的实现中使用了锁存累加器。然而，根据本发明可能得出包含模拟积分器的等效模拟系统。
第一累加器301对数据输入信号333进行数字积分。在时钟信号的第一次出现时输出信号335被锁存。第二累加器303对第一锁存累加器301的内容进行数字积分，事实上对数据输入333建立二重积分。在上述时钟信号第二次出现时，第二累加器303的输出被锁存。第三累加器305对第二累加器303的锁存输出端上的内容进行数字积分，事实上执行数据输入333的三重积分。第四锁存累加器307对第三累加器305的锁存累加器输出的内容进行数字积分，实际上建立输入数据333的四重积分。
第一累加器301的进位输出信号351表示VCO113的输出频率(FO)相对于来自基准振荡器107的信号输出频率已经达到了360度的相位误差。为了校正这一误差，在下一个时钟间隔上，数据输出信号229增加一个整数，并且第一累加器303的内容减去其自身容量。这一动作实际上从相位比较器输入信号125的频率上去掉一个周期，这样，便在VCO输出信号(FO)119上得到一个360度的相位校正。
图2中的导数209、211与213在图3中由一个数字延时与一个加法器的组合表示，比如315与309。导数是通过保存信号的前一取样值并从该信号的当前值中减去它来数字地实现的。加法器309同时被用于将第三锁存累加器347的进位输出与第四锁存累加器的导数输出进行组合。得到的信号343被送去经过两次后继的求导数运算。
数字延时允许复合的进位输出信号与适当的时钟周期同步。进位输出信号351在到达加法器313之前被延时了三个连续的时钟周期。第二锁存累加器的进位输出信号349在到达加法器311之前被延迟了两个时钟周期。包括从第一锁存累加器301承受的一个时钟周期延时，进位输出信号在第三时钟周期到达加法器311。第三锁存累加器的进位输出347从其建立开始到加到加法器309之前延迟了一个时钟周期。这一个周期的延时出现在来自第一与第二锁存累加器的两个延时之后，从而在第三时钟周期到达加法器。所以可变除数信号229具有三个时钟周期延时加上来自锁存累加器307的输出与三个加法器309、311、313的波动效应。这一同步系统允许以高得多的时钟速率工作，从而允许使用数据输入信号333的周期序列以高得多的速度变化。串联复合累加器的进位输出信号减少了累加器网络中所需的微分器的数目。注意，除了图4中所示的那些以外，系统中可增加附加的固定延时而不引起内在的问题，然而，这些附加的延时并不能为累加器系统增加任何实际好处。
图4是带有锁存累加器与串联复合的分数N合成器的方框图。除了增添了附加在前三个锁存累加器进位输出信号455、457、459上的延时423、429、437之外，合成器的累加器网络的这一实现与图3中所示的相类似。这些附加的延时元件是加在排列次序较低的累加器上的，这是为了获得对输入数据的一个全通响应并获得一个剩余噪声校正项。为进行数/模转换及应用于环路滤波器，剩余噪声项可以容易地以数字形式重构。剩余误差校正电路的一个例子示出在图7中。
图7是诸如图4中所示的一个四累加器系统的框图，其中排列次序最高的锁存累加器407与次高级锁存累加器405的内容用于环路滤波器711处的剩余噪声项的减法运算。锁存累加器405的内容被延时元件725延迟一次，然后以普通加法运算在723中从最高级锁存累加器407的内容中减去。这导致在加法器723的输出端得到等于Z-1Q4的一个项。这里Q4为量化噪声项。延时元件721与加法器719构成一个数字导数网络。加法器719的输出将是-Z-1(1-Z-1)2Q4。延时元件717与加法器715构成第二数字导数网络。加法器715的输出将是-Z-1(1-Z-1)2Q4。然后，一个普通的数/模转换器713将这一输出信号735转换成模拟形式并测量其辐值。模拟输出信号733经由一个电容器729输入到环路滤波器。电容器729被用作为一个模拟导数网络将数/模转换器713的电压输出转换成一个适于环路滤波器711使用的电流，环路滤波器711中相位比较器的驱动是电流源。(通过电容器的电流是电压的时间导数。)与数据输出信号453相比，校正项733具有一个附加的延时。这一延时是通过在数据输出信号去往可变分频器703的路径上增加一个延时707加以补偿的。这样，在可变分频器703的输入端上的数据序列为DO＝z-5DI+z-1(1-z-1)4Q4其中DO为数据输出信号DI为数据输入信号z-x表示在z变换域中的x时钟周期延时。
由于相位检测器705所比较的是相位而不是频率，在通过该相位检测器705时信号实际上被积分。这样，相位检测器输出的相位项可在Z变换域上表示为φcorr＝Kφ｛DI z-5/(1-z-1)+Q4z-1(1-z-1)3｝其中Kφ为相位检测器变换增益。数/模转换器713与电容器729生成的相位校正项可在Z变换域中表示为φcorr＝-AD/ACQ4z-1(1-z-1)3其中AD/A为数/模转换器增益，而C为电容器729的电容量。如将电容器729的值选择为等于相位检测器增益除以D/A变换增益，则可达到抵消任何剩余噪声项的目的。为了使数据输出序列噪声项只依赖于第四累加器407，在来自前三个累加器401、403、405的进位输出信号中加上附加延时元件423、429、437。这便使噪声序列能够容易地重构以供数/模转换器使用，该转换器在环路滤波器输入端上提供误差校正。没有这些延时元件，输出噪声项将与所有累加器的因素有关。从这种输出中将难以导出校正波形。
注意，电容器729可用另一种方式的求导数运算来代替。例如，在D/A转换器前面设置的一个额外的数字延时与一个加法器，诸如在串联组合的输出端上所用的那些，即数字延时717与加法器715。为了抵消增益，D/A转换器713的增益必须等于相位检测器705的增益。
图5是图4中所示的校正与合成累加器网络的另一种实现。这里，附加的延时523、521分别加在加法器509、511的输出端上。这些附加的延时的目的是消除加法器串中的数字延时所引起的“波动”效应。如前面所讨论的，第四锁存累加器507的输出被输入到加法器509中，如果没有数字延时523与521，将在可变除数信号557上存在波动效应。通过加上这些延时，便消除了这一波动效应。在第五个时钟周期中，数据将从加法器509过渡到加法器511。在第六个时钟周期中，数据将从加法器511过渡到加法器513。从而在每一个时钟周期中只遇到一个数字延时。这一改型允许更快的时钟周期。
图6是另一个实施例，它也在加法器之间包含附加的延时，但在前三个锁存累加器的输出端处只有最少的延时。图6中所示的实施例与图3所示的实施例相似，只是加上了同步串联复合。
在本最佳实施例中，调制信息被施加给分数N合成器的多累加器数字网络400。调制信息是耦合到数据输入端439的一个24位数的16个最低有效位。由于利用本发明的一个收发机实际上可能用于一个GSM泛欧数字无线电话系统(GSMPanEuropeanDigitalRadiatelephoneSystem)中，因此快速频率改变、调制、以及低寄生与噪声电平可用一个分数N合成器来实现。为了调制，分数N合成器使用一张查寻表将要发送的数据流转换成用于分数N合成器的频率偏移。合成器的除法环路根据输入数据流进行调节，以便跟踪GMSK调制信号所要求的瞬时频率偏移。这个调整可以在偏频上或者直接在主频上进行。
锁存累加器分数N合成器配置靠大型累加器支持，以消除寄生信号，提供D/A校正来减少离散的寄生信号并且对PLL提供直接的数字调制。在GSM系统中，数据率为270.8333Kb而BT乘积为0.3。这里T为位周期，等于1/270.8333KHz;而B为用于整形基带数据的高斯滤波器的基带带宽。这使得调制时必须以低失真通过PLL的基带带宽大约为81KHz。
GMSK信号的实际频率偏移分量的范围为10Hz至大约70KHz。由于GSM系统的最佳实施例中需要合成小于10Hz的级差，这一范围确定了累加器的长度。26MHz的基准频率至少需要一个22位的累加器。为了便于使用市场上现有的部件，我们选择24位的。很明显，由于调制所要求的瞬时频率偏移大大低于环路滤波器的截止频率。所以，频率合成器环路并不衰减由调制引起的任何基频波段选择寄生信号。然而，多累加器系统可克服这一问题。
系统的整体传输函数前面已定义如下DO＝z-5DI+z-1(1-z-1)4Q4以ejπv＝z代入，使表达式又回到频域，得出下列DO的表达式(注意，这是一个逐项幅值表达式)DO＝DI+(2-2cosπv)2Q4在上面的表达式中，v是规范化为折叠频率上的频率。折叠频率等于累加器工作时钟速率的一半。
图11中示出的频率对衰减曲线，它显示了这一表达式的各项的输出。注意，DI是不带失真传送到DO的并且各量化噪声项(Q)是通过高通滤波的。
有可能并且最好增加级差的密度，使得所有寄生输出移到非常低的频率上。以高速时钟速率使用多个累加器的综合效应使级差分解过程的量化噪声大为衰减。这样，大分母有效地减小寄生信号的频率，使它们大大地降低到由多累加器结构构成的数字高通滤波器的3分贝拐点以下。使用多个累加器增加高通滤波作用的斜率，增加工作速率，在频率上使高通滤波器的拐点频率上升。
通常，累加器网络101生成一个随时间变化的分频比N。给定了一个第N级分数N系统，可将累加器锁定以得到一个同步系统，在一个时钟周期中该系统中的数据不需要波动通过一个以上的累加器。在一个单延时系统中，第一或最低级累加器对可变环路分频器的输出被延时N-1个时钟单位，次低级累加器或第二累加器被延时N-2并以此类推直到倒数第二个累加器被延时一个时钟单位而最后的或最高级累加器则不被延时。在一个双延时系统中，除了最后的或最高级累加器以外的其它所有累加器的输出端上都加上了一个附加延时单位。
由于本系统的同步性质，有可能在较高的频率上进行工作从而加大PLL的带宽。这在保留主要的与可预测的寄生特性的同时允许更快的锁定时间及通过分数分频器的宽带数字调制。可以得到适用于数字/模拟转换器方案的剩余误差的数字表示形式。这一转换的模拟输出作用在相位检测器输出端上以消除一切剩余噪声。
锁存累加器网络101中的串联复合允许DC相位校正直接作用在数据输出信号上。此外，与巴斯噶三角形(Pascaltriangle)系统及类似系统相比，串联复合减少了进行复合所需的部件的数量。
图8是图3中所示的分数N累加器网络的一个实现的示图。图中的网络布置是用于简化说明的。例如，累加器网络849包含累加器833、锁存器841、数字延时825与827、组合器809及微分器813。这些可以映射到图3的方框图上。除各累加器网络849以外可以加上附加的累加器网络以构成一个第N级累加器网络。在第一累加器831与加法器807之间的延时数目等于N-1的一个最小延时系统中，在第一累加器网络中具有N-1个延时，第二累加器网络具有N-2，第三具有N-3等等，直到图8中所示的没有延时。在一个双延时系统中，除了最后或最高级累加器网络以外，每一个累加器网络有一个附加的延时。
权利要求
1.一种可变频率合成器，它包含串联复合的多个锁存累加器网络并接受一个用来构成可变除数的数字，通过将可变频率振荡器的输出信号频率在可变除数分频器中除以该除数而形成一个中间信号，将该中间信号的相位与一个基准信号进行比较并生成一个指示它们之间的相位差的第一误差信号，这一第一误差信号然后又耦合到可变频率振荡器的一个控制输入端上来控制其输出信号的频率，该可变频率合成器包括用于生成一个第一锁存输出信号与一个用来构成可变除数的数字的积分的第一进位输出信号的装置(403)；用于生成一个第二锁存输出信号与一个是所述第一锁存输出信号的积分的第二进位输出信号的装置(405)；用于生成一个第三锁存输出信号与一个是上述第二锁存输出信号的积分的第三进位输出信号的装置(407)；用于生成一个第五输出信号的装置，包括用于对所述第三进位输出信号进行微分，形成一个第四信号的装置(415)；用于将所述第四信号与所述第二进位输出信号进行组合，形成所述第五输出信号(449)的装置；用于生成可变除数信号的装置，包括用于对所述第五输出信号进行微分，形成一个第六信号的装置(417)，以及用于组合所述第六信号与所述第一进位输出信号，形成所述可变除数信号(453)的装置(411)；以及用于将所述可变除数信号(453)耦合到分频器(703)的装置(707)。
2.根据权利要求1的一种可变频率合成器，其中所述用于生成所述可变除数信号的装置进一步包括使所述第一进位输出信号延时一个第一预定时间间隔(425、427、429)，以及所述用于生成所述第五输出信号的装置进一步包括使所述第二进位输出信号延时一个第二预定时间间隔(421、423)。
3.根据权利要求1的一种可变频率合成器，还包括至少一个用于生成一个锁存输出信号与一个是输入信号积分的进位输出信号的装置(401)，以及一个用于生成一个输出信号的对应装置(413)，该输出信号是一个输出信号的导数与一个锁存输出信号的组合。
4.根据权利要求1的一种可变频率合成器，还包括用于减小该可变频率合成器的剩余误差的装置。
5.根据权利要求4的一种可变频率合成器，其中所述用于减小误差的装置包括用于组合所述第三锁存输出信号与所述第二锁存输出信号生成一个剩余误差校正信号的装置(723);以及用于将所述剩余误差校正信号耦合到一个环路滤波器的装置(729)。
6.根据权利要求1的一种可变频率合成器，其中，所述用于生成所述第五输出信号的装置进一步包括使所述第五输出信号与所述第一进位输出信号延时一个第四预定时间间隔。
7.根据权利要求1的一种可变频率合成器，其中，用来构成可变除数的数字(439)响应一个信息信号随时间变化，以构成一个所要求的连续包络调制格式。
8.在一种可变频率合成器的一种信号频率合成方法，该可变频率合成器包含串联复合的多个锁存累加器网络并接受一个用于形成一个可变除数的数字，通过在一个分频器中将变频振荡器的输出信号频率除以该可变除数形成一个中间信号，将该中间信号的相位与一个基准信号进行比较并生成一个指明它们之间的相位差的一个第一误差信号，该第一误差信号耦合到可控振荡器的控制输入端来对其输出信号频率进行控制，该方法包括下述步骤生成一个第一锁存输出信号(441)与一个第一进位输出信号(459)，它是构成可变除数的数字(439)的一个积分;生成一个第二锁存输出信号(443)与一个第二进位输出信号(457)，它是所述第一锁存输出信号(441)的积分;生成一个第三锁存输出信号(445)与一个第三进位输出信号(455)，它是所述第二锁存输出信号(443)的积分;生成一个第五输出信号(451)，该步骤包括微分所述第三进位输出信号，形成一个第四信号;组合所述第四信号与所述第二进位输出信号，形成所述第五输出信号(451);生成该可变除数信号(453)，包括微分第五输出信号，形成一个第六信号，以及组合所述第六信号与所述第一进位输出信号，形成所述可变除数信号(453);以及将所述可变除数信号(453)耦合到分频器(703)上。
9.一个无线电话机(901)，它包含一个无线电接收机(905)、一个无线电发送机(907)以及一个控制器(909)，该无线电话机(901)包括用于为无线电接收机(905)生成一个本机振荡信号及为发送机(907)生成一个发送信号的装置(903)，它包括一个可变频率振荡器(701)，用于生成一个具有可选择输出频率的输出信号，该输出频率是一个基准信号的频率的一个有理倍数，用于生成时钟信号(709)的装置，分频装置(703)，它具有一个耦合于所述可变频率振荡器的输出端的第一输入端以及耦合于一个可变除数控制信号的一个第二输入端，所述分频装置(703)生成一个中间信号，该中间信号的频率等于该可变频率输出信号的频率除以所述可变除数控制信号的值，用于将所述中间信号的相位与一个基准信号的相位进行比较并生成指明它们之间的相位差的一个误差信号的装置(705)，所述比较装置的一个输入端耦合于所述分频装置的一个输出端，所述误差信号耦合于可变频率振荡器的一个控制输入端，第一装置，它响应代表一个分数除数值的一个第二控制信号，用于生成一个第一调制信号以周期性地暂时改变所述可变除数信号使得所述分频装置具有一个预定的平均有理数除数值，所述生成装置包括用于积分所述控制信号、形成一个第一输出信号与一个第一进位输出信号的装置(831)，用于在所述时钟信号的一个第一次出现时锁存所述第一输出信号的装置(839)，以及用于使所述第一进位输出信号延时直到所述时钟信号的第三次出现时为止的装置(819、821、823)，第二装置(849)，它响应所述第一锁存输出信号，用于生成改变所述可变除数的值的一个第二调制信号，包括;用于积分所述第一锁存输出信号、形成一个第二输出信号与一个第二进位输出信号的装置(833)，用于在所述时钟信号的一个第二次出现时锁存所述第二输出信号的装置(841)，用于使所述第二进位输出信号延时直到所述时钟信号的第三次出现时为止的装置(827、825)，以及第三装置，响应所述第二锁存输出信号，用于生成一个改变所述可变除数的值的第三调制信号，包括用于积分所述第二锁存输出信号、形成一个第三输出信号与一个第三进位输出信号的装置(835)，用于在所述时钟信号的第三次出现时锁存所述第三输出信号的装置(843)，用于微分所述第三进位输出信号并将得出的信号与所述已延时的第二进位输出信号进行组合以形成一个第四输出信号的装置(815)，用于微分所述第四输出信号，并将得出的信号与所述已延时的第一进位输出信号进行组合，以形成耦合于所述分频装置的所述输入端的所述可变除数控制信号的装置(813);以及用于生成所述第二控制信号的装置，它位于该无线电话机控制器(909)之中，与所述生成所述本机振荡器信号的装置(903)的一个第一输入端相连接。
全文摘要
本发明在无线电话机中使用频率合成器。合成器具有分数N的类型。该合成器利用多个锁存累加器，在一个累加器网络中执行一个输入信号的多重积分。这些累加器的输出被串联组合以构成一个数据输出信号。数据输出信号被输入到一个分频器网络并被用作该除数网络的频率输入的可变除数。
文档编号H03C3/00GK1075579SQ93101809
公开日1993年8月25日 申请日期1993年2月17日 优先权日1992年2月18日
发明者亚历山大·W·希特艾拉 申请人:莫托罗拉公司