位串行数字扩展器的制作方法

专利名称：位串行数字扩展器的制作方法
技术领域：
本发明一般涉及数字信号的处理，更具体地是涉及一种用于位串行数字信号处理电路的扩展器。
本申请与题为″将位串行滤波器设置为全零状态的方法和装置″的申请号为No.08/631,321的申请有关，发明人是James C.Baker和Danise Riemer(代理人案卷号为No.CE01069R)，申请日为1996年4月11日，在此将其引用作为参考。本申请还涉及题为″位串行数字压缩器″的申请号为08/659,104的申请，发明人是James C.Baker和JohnOliver(代理人案卷号为No.CE01239R)，与上述申请日相同，在此作为参考。
任何数字滤波器都可以是位串行结构的，其与等效的并行滤波器设计相比，减少了集成电路中门的数量、硅面积以及电流消耗。位串行滤波器使用三个基本构成块位串行加法器，位串行分频器以及位串行延迟。位串行加法器只有一个完整的加法器，有两个一位输入和单个一位输出。为了达到与24位并行加法器相同的动态范围，位串行加法器的时钟速率提高到并行加法器的24倍。一般而言，f位＝B*f采样，其中f位是位串行加法器时钟速率，B是字的位数，而f采样是数字字采样速率。字中的每个位，从最低有效位(LSB)到最高有效位(MSB)，在串行总线上出现一个位时段，即1/f位。位串行分频器是用一个位中继器块将字右移N位产生乘上2-N的结果来分频的。对输入字移位的总计产生一个乘上所选择系数的字。位串行延迟一般是用一个移位寄存器实现的，该移位寄存器用触发器将一个位保持预定数目的位时段。
位串行设计还要求一个控制器。位串行控制可以看作一个移位寄存器，一个位时段的″1″信号顺序循环通过该移位寄存器。移位寄存器的长度等于一个字的位长度B。从位串行控制器来的信号必须送到加法器块，以便与输入到一个特定加法器块的字的第一位(LSB)的时钟周期相一致。从位串行控制器来的信号还要送到位中继器块，以便为每个具体的位中继器块规定一个分频系数。位串行结构使得数字滤波器和其它数字处理元件与并行结构数字滤波器相比减少了门数目、硅面积和电流消耗。对减少门数目的权衡方案是时钟速率更高。
但是，位串行控制器和这三个基本的位串行构成块不能组合成为一个位串行扩展器。在发射机中压缩和在接收机中扩展(压扩)是一项广为使用的技术，用来增加模拟信号的动态范围，并提高信令的质量，以使信号在通信信道中的抗干扰能力更强。压扩技术在所有的模拟式蜂窝电话系统和大量其它的模拟通信系统中有具体应用。也就是说，需要一种位串行数字扩展器，以在模拟通信压扩应用环境中利用位串行结构的优点，即减少门数目，硅面积和电流消耗。


图1是在通信设备接收机中的位串行扩展器的方框图。
图2是根据一个优选实施例的位串行扩展器的方框图。
图3是根据一个优选实施例的位串行扩展器的具体实施图。
图4是根据一个优选实施例的用来乘两个不同因子的位串行双分频器的具体实施图。
图5是根据一个优选实施例的位串行检波器的具体实施图。
图6是一个一阶低通数字滤波器的信号流图。
图7是根据一个优选实施例的简化的一阶低通数字滤波器的信号流图。
图8是根据一个优选实施例的简化的一阶低通数字滤波器的位串行实施图。
图9是根据一个优选实施例的位串行分频器和溢出检测块的实施图。
图10是根据一个优选实施例的带有正向溢出检测电路的位串行分频器块的详细图。
图11是根据一个优选实施例的10位锁存器的详细图。
图12是根据一个优选实施例的乘法器的详细图。
图13是根据一个优选实施例的位串行分频器和限幅电路的实施图。
位串行数字扩展器是用三个位串行构成块加上一个位串行检波器块，一个位串行乘法器块，一个具有溢出检测电路的位串行分频器块实现。在用于便携式无线电话或使用压扩技术通信系统的高级移动电话系统(AMPS)模拟式接收机中使用这种位串行扩展器，就可以比并行式扩展器有更少的门电路，更小的硅面积和更小的电流消耗。在便携式电池供电装置和其它需要着重考虑电流消耗的环境中，这种电流消耗的减少就更为有利了。
图1是通信设备中接收机的位串行扩展器的方框图。所示的具有位串行扩展器17的通信设备100是一个无线电话，但是，位串行扩展器17可以用于MODEM(调制器/解调器)，双向无线电设备，陆上通信电话，记录仪器，蜂窝电话，无绳电话，射频接收机，或其它使用压扩技术的设备中。
在通信设备100中的发射机102和接收机104在控制器110的控制下操作，其可以用一个微处理器，一个数字信号处理器，或是类似的装置实现。天线105通过双工器106与发射机102和接收机104都耦连着。天线105将发射机102产生的来自麦克风10的信号发射至带有收发两用机190和天线195的附加通信设备上。天线105还检测由附加通信装置传递给通信设备100的射频信号。
尽管发射机102可以用任何现有的电路来实现，根据在申请号为08/659,104由James C.Baker和John Oliver发明的题为″位串行数字压缩器″(代理人案卷号为CE01239R)的公开技术，可以设想发射机102采用该技术中的位串行压缩器。
在接收机104中，解调器11通过天线105和双工器接收来自附加通信设备的调制输入信号。解调器11再产生一与调制信号成比例的基带模拟输出信号。模数转换器(ADC)12将来自解调器11的模拟输出信号转换为数字域的。数字信号处理(DSP)电路13用低通滤波器(LPF)14，高通滤波器(HPF)15，去加重滤波器16，以及扩展器17处理数字信号。LPF 14的优选截止频率为3KHz，HPF 15的截止频率优选为300Hz，以去除信号中音频带以外的频率。DSP电路13的输出送到数模转换器(DAC)18，并通过扬声器19放出来。
位串行扩展器17的三个主要部件是一个检波器120，一个低通滤波器150，一个乘法器180。扩展器的输出Vo与输入Vi及其均方根值(RMS)的乘积成比例(即Vo＝k*Vi*Vi)。
图2所示是根据本优选实施例的位串行扩展器的方框图。在用分频器243对输入信号分频后，扩展器的增益支路使信号通过检波器120、带有双倍增益的低通滤波器150，以及分频器260。在扩展器的上支路，分频器247还对分频器243来的信号进行分频。
分频器247和分频器260的输出用乘法器180相乘。但是，低频高偏差输入可能会在扩展器电路的增益端溢出。如果检测到溢出，从分频器247来的信号用多数复用器开关285从乘法器的旁路通过。增益分布已选择好，从而在到达最后的分频器260之前溢出就不会发生。为了增加动态范围，分频器295将来自多数复用器开关285的信号增大。如果在分频器295发生溢出，根据输入的信号不同，输出在正电平最高或负电平的最低处作求交运算。
在这个例子中，分频器系数提供一符合AMPS规范的扩展器，该规范规定1kHz声调的偏差必须由12kHz的峰值偏差降至258Hz的偏差。这是从扩展器输入端的33.3dB至输出端的66.6dB的范围。在选择增益分布时的另一考虑是AMPS规定的鉴频器外的峰值电压(12kHz+2kHzSAT+噪声)，6dB/倍频程去加重滤波器(例如，一个500Hz声调比1kHz的声调大6dB)，以及DSP电路中滤波器的增益。因此，在这个扩展器中，分频器243的系数是八分之七，分频器247的系数是三分之二，分频器260的系数是8，分频器295的系数是4。
图3是根据优选实施例的位串行扩展器的实施图。该实施例的位串行数字扩展器设计为模拟现有接收机中的AMPS扩展器。这样，1kHz或更低的偏差为12kHz的声调输入将产生一个2∶1的增益。高于1kHz偏差为12kHz的声调输入将产生一个一致的乘法器增益(即输入与输出增益曲线之比为1∶1)，以减少输出所需的动态范围。在该项实施方案中，一个字长为24位，其中符号位作最高位(MSB)，当然其它的字结构可以使用其它长度的字。扩展器中的每个序列元件被定时为串行位速率。
双分频器块340的第一个输出提供表示由1.3125(等于8分之7乘上2分之3)分频的输入字，并驱动乘法器块380。双分频器块340的第二个输出提供一个乘上因子8分之7的输入字，并驱动检波器块320，低通滤波块350和具有溢出检测块的分频器360。具有溢出检测块的分频器360输出端的每个字的10个有效位作为乘法器块380的10位乘法器增益项。但是，如果分频器块360的输出溢出了，来自分频器340的第一个信号就通过多数复用器385而绕过乘法器块380。分频器和限幅器块395将来自多数复用器385的信号分频以使动态范围最大，并将可能超过接收机所允许动态范围的信号部分削去。这些块中每一个都将与其它实施该位串行数字扩展器的AMPS实施例所需的低层块一起作更详细的说明。
位串行控制器使用控制信号C
-C[23]以指示什么时候一个字的LSB进入加法器，并指示分频系数以及将扩展器电路作为一个整体实行同步和控制。图3中其它的块是移位寄存器345和D触发器375。移位寄存器345用触发器进行正确的电路定时。移位寄存器345包括十三个触发器，以保证来自分频器块340的第一个输出字的最低有效位LSB在具有溢出检测块的分频器360的增益项到达时进入乘法器块380。如果需要，位串行扩展器中的移位寄存器可以用锁存器或其它延迟元件代替。
D触发器375按位串行控制器390的控制信号c[5]的指示将溢出检测信号延迟11个位时间周期。控制信号c[5]只在24位数字字的第6个位时间周期期间为″1″；在其它的位时间周期中，为″0″。控制信号c[5]通过反相器373反相以在D触发器375的锁定输入端产生一个信号，该信号仅在24位字的第6个位时间周期中为″0″。当在锁定输入端有一个″0″信号时，D触发器375将D输入端的信号锁定。在D触发器375的锁定输入端的反相控制信号与溢出检测信号的到达同步，后者具有在溢出时无效的项。
图4所示是根据一优选实施例的用来将一输入乘上两个不同因子的位串行对分频器的实施图。这种双分频器可用在如图3所示的双分频器块340中。一种位串行复位多数复用器41可使双分频器复位而不需用可复位触发器，这种触发器由申请号为08/631,321题为″用来设置位串行滤波为全零状态的方法与装置″(发明人为James C.Baker和DeniseRiemer)的发明所公开。否则，复位多路复用器不影响扩展器的操作。来自与位中继器块42相连的位串行控制器390(如图3所示)的控制信号c
在数字字的第一个位时间周期中为″1″，这是当一个字的最低有效位LSB进入块中，并且控制信号c[3]在三个位时间周期之后为″1″时实现的。这些控制信号指示一个分频系数为2-3，也就是8分之1。同时，输入信号用移位寄存器43延迟4个位时间周期，以便两个输入到加法器块44的字的最低有效位LSB在控制信号c[4]为高电平时同时到达。被8分之1分频的输入信号用加法器块44从输入信号中减去，以产生一个与8分之7分频的输入相等的输出。
加法器块44的输出用位中继器块45作2分之1分频。每个字的最低有效位LSB的到达用来自位串行控制器390(如图3所示)的控制信号c[4]指示，而分频系数2分之1用控制信号c[5]指示。同时，移位寄存器46将加法器块44的输出延迟两个位时间周期，以使输入到加法器块47的输入字在控制信号c[6]为高电平的同时到达。移位寄存器46的输出表示8分之7分频的输入字，发往图3中的检波器块320。加法器块47的输出等于1.3125乘上输入字，并到图3所示的移位寄存器345和多数复用器385。
图5是根据一个优选实施例的位串行检波器的实施图。该位串行检波器可用于图3所示的检波器块320，与双分频器的输出相连。这样到图5中位串行检波器的输入就可以是图4中所示移位寄存器46的输出。该位串行检波器包括一有一个位时间周期延迟的第一移位寄存器和一有一个字时间周期延迟的第二移位寄存器52。利用这些移位寄存器，当控制信号c
是″1″时，字的符号位定位在移位寄存器52的输入上。值得注意的是对一位移位寄存器51不作需求，然而，包含该移位寄存器51其作用是通过允许控制信号C
而非控制信号C[23]指示在移位寄存器52中有符号位存在而使控制管理更易于进行。
当D触发器54收到的来自图3中位串行控制器390并经过反相器58的控制信号c
为″1″时，即指示字的最高有效位MSB已经到达移位寄存器51，符号位在异或(XOR)门55的输入端被锁定一个字的时间周期。如果那时移位寄存器51输出的符号位为″0″，数字字是一个正数，且该字通过异或(XOR)门55保持不变。如果在移位寄存器51输出的符号位为″1″，该字就是一个负数。负数通过异或(XOR)门55用补码转换。为计算负数的绝对值，在最低有效位(LSB)要加1。但是，为减少在检波器电路中所需逻辑门的数目，向LSB加1的步骤被省略了，这并不影响扩展器的工作。
图6是一阶低通数字滤波器的信号流图。一阶低通数字滤波器可用在图3所示的滤波器块350中。该滤波器是一个带有通过单位延迟块615的反馈单回路的HR滤波器。一个输入信号进入加法器601。加法器601的输出被送往分频器605并乘上系数A。系数A决定了滤波器的截止频率，它通常设为小于1的数。分频器605的输出被送往加法器611。加法器611的输出用单位延迟块615延迟。单位延迟块615的输出负反馈给加法器601，同时正反馈给加法器611。单位延迟块615代表一个字周期的延迟，在此例中为24个位周期。加法器611的输出还被送往加法器621，其将减去加法器601的输出。加法器621的输出与输入信号在加法器626相加。加法器626的输出用分频器631乘上系数B，以产生一个输出信号。一般而言，系数B为2分之1，以产生一个单增益的数字滤波器。
图7是根据一个优选实施例的简化一阶低通数字滤波器的信号流图。由于滤波器块350之后跟随一个分频器块360，如图3所示，滤波器块350中的分频器631与滤波器块350外的分频器块360组合以减少复杂性。注意该简化滤波器为双倍增益而不是单增益，因为图6所示的最后的分频器631已经从滤波器中去掉了。
一个输入信号进入加法器701。加法器701的输出被送往分频器705并乘上系数A。系数A决定了滤波器的截止频率，它通常设置为小于1的数。在这个例子中，系数A设为2-10加上2-11，产生一个8Hz的滤波器截止频率。分频器705的输出送到加法器711。加法器711的输出用单位延迟块715延迟。单位延迟块715的输出负反馈给加法器701，同时正反馈给加法器711，并正反馈给加法器726。加法器711还输出到加法器726，加法器726将单位延迟块715的输出相加以产生一个输出信号。
图8是根据一个优选实施例的简化一阶低通数字滤波器的位串行实施图。这个位串行滤波器可用在图3所示的滤波块350中。该滤波器产生一个输出，该输出在一段预定时间(例如20毫秒)内具有来自图3所示检波器块320信号的平均电平。
为构成一24位IIR数字滤波器，将三个基本的位串行组成块组合在一起。复位多数复用器800，813使得滤波器复位而不用附加的可复位触发器。该触发器在申请号为No.08/631,321的题为″将位串行滤波器设置为全零状态的方法和装置″的发明(发明人是James C.Baker和DaniseRiemer)中作了说明。一输入信号进入加法器块801。图3中所示的位串行控制器390发出一个为″1″的控制信号c
作为每个进入加法器的字的最低有效位LSB。位中继器块802在来自图3所示位串行控制器390的控制信号c
和c[11]的指示下，通过将输入字的每一位向右移动11位而将加法器块801的输出用2-11的系数分频。同时，加法器块801的输出也进入位中继器块804，在此按c
和c[10]的控制将输入字作2-10分频。位中继器块804的输出由移位寄存器806延迟1位的时间周期，以便在控制信号c[12]变为高电平时加数能同时到达加法器块810。加法器块810的输出是来自加法器块801并由系数A(等于2-10加上2-11分频，以产生8Hz的滤波器截止频率，采样速率为32kHz。然后加法器块810的输出就进入加法器块811。图3中的位串行控制器用信号C[12]指示何时一个字的LSB进入加法器。
加法器块811的输出用移位寄存器815延迟了12倍的位时间周期(12/f位)。因为位中继器块802，804和移位寄存器806已经将一个字延迟了12位的时间周期，所以要在移位寄存器815的输出端产生一个24位时间周期，只需要另外12位时间周期延迟即可。移位寄存器815的输出负反馈给加法器块801，同时通过移位寄存器817正反馈给加法器块826。移位寄存器817将一个字延迟12倍的位时间周期(12/f位)，以便在控制信号c[12]变为高电平时加数能到达加法器块811和826。
图9是根据一个优选实施例的位串行分频器和溢出检测块的实施图。该分频器和溢出检测块可用在图3所示的分频器块360中。分频器部分对于正向溢出检测实现8倍的增益。然后分频器的10个最高有效位被锁定并保持一个完整的字周期，以用作乘法器增益项g[1]-g[10]。如果分频器的输出中检测到溢出，乘法器增益项是无效的，并且分频器块340的输出旁路绕过乘法块380，如图3所示。否则，最大的乘法器增益是由10位乘法器增益项(来自分频器块360)决定的1023/1024。
或(OR)门901，902，903与控制信号c[11]，c[15]，c[16]，c[17]一起产生一个系统预置的字，作为乘法器增益项，表示有额定(2.9kHz)偏差的1kHz信号的电平。多数复用器905允许通过扩展器使能信号在系统预置乘法器增益项和由扩展器输入信号计算出的增益项之间作出选择。复位多数复用器910使得分频器块920复位而不必使用可复位的触发器，这种触发器在申请号为No.08/631,321的题为″将位串行滤波器设置为全零状态的方法和装置″的发明(发明人是James C.Baker和DaniseRiemer)中作了说明。分频器块920的一个输出是8倍分频后的一个输入字，它被移位寄存器950延迟1个位时间周期，以将此输出与分频器块920的其它指示溢出是否发生的输出同步。锁定块960将输出的10个最高有效位保持，以用作乘法器增益项g[1]-g[10]。分频器块920和锁存器块960在下面将作更详细的说明。
图10是根据一优选实施例的带有正溢出检测电路的位串行分频器块的详细图。该分频器可用在图9所示的分频器块920中。因为输入到该电路的信号总是正的，所以只需检测正的溢出。用触发器1010，1011，1012将一个字的每一位向左移三位产生乘上2-3的结果，得到乘8的输出。在字的最高有效位MSB到达之前是检测不到溢出的。这样，这个块的溢出检测的合适时间是在控制信号c[23]为″1″时。如果输入字的三个最高有效位在触发器1010，1011，1012中时，或(OR)门1020，1021即指示触发器中是否是″1″。如果当信号c[23]为高电平，在这三个触发器中有1个以上是″1″时，就指示有溢出，溢出信号发往图9所示的锁存器块960。
图11是根据一优选实施例的10位锁存器的详细图。该电路可用于图9所示的锁存器块960中，以将分频器块920输出的10个最高有效位和溢出检测信号锁存1个字周期。当控制信号c[22]是″1″时，分频器块920输出的10个最高有效位将位于触发器1101-1109。当下一个控制信号c[23]变为″1″时，这些位将传送给触发器1111-1120，并受反相器1130的信号控制而以并行格式保持一个字周期。溢出检测信号由触发器1140锁存和保持。
图12是根据一优选实施例的乘法器的详细图。该乘法器可用于图3所示的乘法器块380。来自图9所示锁存器块960的10位字以并行格式发往各个与(AND)门1201-1210的第一个输入端，同时一个24位字以位串行格式发往各个与(AND)门的另一个输入端。10个位中继器1221-1230将位串行输入作2-1到2-10的分频。分频仅对那些增益项设为″1″并通过与(AND)门的位进行。移位寄存器1241-1249将位中继器的输出同步，从而将10个分频后的位通过加法器1251-1259累加，以产生一个24位输出字。
回到图3，当通过反相器373的控制信号c[5]设置触发器时，多数复用器385根据通过D触发器375的溢出检测信号是否为高电平而确定是使乘法器380的输出通过还是仅仅让双分频器块340的第一个被分频的输出通过。如果发生溢出，乘法器块380的输出就无效了。于是，双分频器340的第一个输出直接发往分频器和限幅器块395。如果未检测到溢出，乘法器块380的输出就发往分频器和限幅器块395。
图13是根据一个优选实施例的位串行分频和限幅电路的实施图。这个分频和限幅电路可用于图3所示的分频器和限幅器块395。多数复用器385的输出优选被分频以增加信号的动态范围。但是，分频信号可能超过接收机的动态范围，这样就要限幅。复位多数复用器1300可以将电路设置为全零状态而不需使用可复位触发器，这种触发器可见于申请号为No.08/631,321的题为″将位串行滤波器设置为全零状态的方法和装置″的发明(发明人是James C.Baker和Danise Riemer)。触发器1310，1311将字中的每一位向左移动两位以得到四分频的结果。当控制信号c[23]为高电平时，符号位就在触发器1310的输入中，而其后的两个最高有效位(MSB)则输出到触发器1310，1311中。这三个位发往正溢出检测电路1340和负溢出检测电路1350。逻辑门1341-1343判定正溢出是否发生，而逻辑门1351-1353则判定负溢出是否发生。或(OR)逻辑门1361和触发器1363指示溢出是否发生，而触发器1362则具体指明负溢出是否发生。当控制信号c[23]为″1″时，触发器按反相器1390来的信号指示将溢出检测信号锁存。
如果发生了溢出，多数复用器1370就收到一个高的溢出检测信号，并要根据溢出是正还是负来传送最大正值数字字或是最大负值数字字。如果溢出为负，具有异或门(XOR)1364和反相器1365的最大值字发生器1366将通过最低的可能值字。如果溢出为正，最大值字发生器1366将通过最高的可能值字。最低和最高的可能值字用控制信号c[21]和来自负溢出检测电路1350的负溢出信号产生，作为异或(XOR)门1364的输入。如果没有溢出，来自移位寄存器1312的信号就通过多数复用器1370而不受干扰。多数复用器1370的输出优选为位串行数字扩展器的输出。
这样，可以用一个位串行扩展器来减少门的数目、硅面积、以及电路的电流消耗。尽管在上面对位串行扩展器的具体部件及功能作了说明，由熟练的技术人员对其功能的增加或减少都属于本发明的实质和范围。本发明仅由附加的权利要求来限定。
权利要求
1.一种具有一个信号输入的位串行数字扩展器，其特征在于包括一个位串行双分频器与所述信号输入耦连；一个位串行检波器与该位串行双分频器的第一个输出耦连；一个位串行滤波器，与该位串行检波器的输出耦连；以及一个位串行乘法器与该位串行双分频器耦连，并与该位串行滤波器的输出耦连。
2.根据权利要求1的位串行数字扩展器，其特征在于还包括一带有正溢出检测电路的位串行分频器，该电路耦连于该位串行滤波器的输出和该位串行乘法器之间。
3.根据权利要求2的位串行数字扩展器，其特征在于，带有正溢出检测电路的位串行分频器包括至少一个触发器，用于对输入信号分频；以及一个与每个(至少一个)触发器的输出相连的正溢出检测电路。
4.根据权利要求1的位串行数字扩展器，其特征在于还包括一个开关，其第一个输入与所述位串行乘法器的输出相连，其第二个输入与所述位串行双分频器的第一个输出相连。
5.根据权利要求4的位串行数字扩展器，其特征在于还包括一位串行分频和限幅电路，其与所述开关的输出相连。
6.根据权利要求1的位串行数字扩展器，其特征在于，所述位串行双分频器具有一信号输入，并包括一第一位中继器与信号输入相连；以及一第二位中继器与该第一位中继器的输出耦连。
7.根据权利要求1的位串行数字扩展器，其特征在于，所述位串行检波器包括一移位寄存器，具有一个字时间周期的的延迟；一触发器，与该移位寄存器的输入耦连；以及一逻辑门，与所述移位寄存器和触发器耦连，其中所述触发器在字的符号位输入所述移位寄存器时将该字的符号位锁存。
8.根据权利要求1的位串行数字扩展器，其特征在于，所述位串行滤波器包括一个数字滤波器。
9.根据权利要求1的位串行数字扩展器，其特征在于，所述位串行滤波器包括一低通滤波器。
10.根据权利要求1的位串行数字扩展器，其特征在于，所位串行乘法器包括一第一逻辑门，其具有一位串行输入和一位并行输入；一第二逻辑门，其具有一位串行输入和一位并行输入；一第一位中继器，其与所述第一逻辑门的输出耦连；一移位寄存器，其与所述第一位中继器的输出耦连；一第二位中继器，其与所述第二逻辑门的输出耦连；一加法器，其与所述第二位中继器和移位寄存器的输出耦连。
全文摘要
一种位串行扩展器,包括一位串行对分频器块(340),一位串行检波器块(320),一位串行低通数字滤波块(350),一带有溢出检测块的位串行分频器(360),一位串行乘法器块(380),以及一位串行分频器和限幅器块(395)。该位串行扩展器可用于AMPS蜂窝式电话接收机中,以生产一种接收机,其与相同功能的并行结构的接收机相比具有较小硅面积,较少门数目和较低电流消耗的特点。
文档编号H03G7/00GK1175135SQ9710420
公开日1998年3月4日 申请日期1997年4月21日 优先权日1996年5月31日
发明者詹姆斯C·贝克 申请人:摩托罗拉公司