专利名称：增加存储单元寿命的用于计数的二进制计数器和方法
技术领域：
本发明涉及数字计数器，特别涉及使用比特组合序列以均匀地分配存储单元，其在计数器的存储单元之中均衡疲劳的数字计数器，本发明还涉及使用非易失性存储器存储计数值的通用计算机。
本领域中的二进制码有多种用途，BCD(二进制编码十进制)和格雷码电路。本领域公知的BCD码用于将标准的二进制数据转换成人们所识别的十进制信息，本领域公知的格雷码用于最小化码间的比特改变，在计数序列的每一计数步骤中仅允许一比特改变，这使得计数器和通讯系统中的单个误码的影响最小以及可以在某些电路中减少功耗。对于某些非易失性存储器来说，由于二进制单元中的状态改变造成的疲劳限制了使用寿命。FLASH和EEPROM(电可擦除可编程只读存储器)的寿命可以低至在存储单元失效之前仅有一万次状态改变。使用非易失性存储单元的计数器和其它的电路的寿命有限。这类计数器的存储单元可用于个人计算机中的RTC(实时时钟)电路以及具有慢速改变计数值的事件计数器等其它系统并且必须在电源失效期间或下电状态期间保持完整性。
因此，在使用这类非易失性存储形式的电路中需要减少单元改变疲劳的影响。标准的二进制码不能满足这种需要，因为标准二进制计数器的最低有效位随每一时钟改变，而最高有效位在计数器溢出之前仅改变两次。格雷码也不能满足这种需要，因为该码用于最小化每计数周期比特数的改变而不扩展计数器中或其它数字电路中的所有单元之间的改变数。
本发明满足了这一需求，它采用了一种二进制编码方式，为计数器或其它数字电路中的每一单元对于一个完整的计数周期给与同样的改变数。当这类码是格雷码时，在数学领域称为是“一致平衡格雷码”。该码最大化了计数器或其它数字电路的可靠性。
本发明并不限定该编码必须是格雷码，但为了计数器更好的可靠性操作，最好采用格雷码，因为每一次计数中仅一比特改变。另一类称为“平衡格雷码”的编码也可采用，但不优选，因为它使得每一计数周期内每一比特单元的变换数仅仅近似相等。这只能增强计数器的可靠性，而不是最大化可靠性。
而本发明的主要目的是增强用于存储计数值的存储单元的可靠性，并且也设想了该计数器及计数方法的其他应用，包括编码和译码安全发送。
按照本发明的实施例之一，本发明的一个目的是提供一种延长存储单元寿命的数字计数器和计数方法。
按照本发明的另一实施例，本发明的目的是提供一种在微处理器或微控制器控制的系统中用于计数的方法，该方法可以延长用于保存计数值的存储单元的寿命。
按照本发明的另一实施例，本发明的目的是提供一种在数字计算机上执行的软件中使用的计数方法，该方法可以延长保存计数值的存储单元的寿命。
按照本发明的另一实施例，本发明的目的是提供一种用于计数的计数方法，通过将计数序列用做编码或解码过程的一部分而形成安全措施以提高计数系统的性能。
按照本发明的实施例之一，实现了一种数字计数器。该计数器使用状态逻辑电路来产生计数器中比特的状态改变的均匀的分布。状态改变的均匀分布增强了计数器的可靠性，因为它将疲劳平均地分布在存储计数值的各个单元中，并且可以实现如增强安全性的其它性能上的优点。
按照本发明的另一实施例，提供了一种计数方法，用在使用或是集成为一体或是另外提供的非易失性存储器的由微处理器或是由微控制器控制的系统之中。该方法增加了存储可靠性(因为各单元的疲劳率一样)，并且可以实现如增强安全性的其它微处理器系统的性能优点。
按照本发明的又一实施例，提供了一种计数方法，用于使用非易失性存储器的通用数字计算机。该方法增加了存储的可靠性(因为各单元的疲劳率一样)，并且可以实现如增强安全性的其它数字计算机的性能优点。
参照附图对本发明的优选实施例进行说明后，本发明的上述目的、特点、和优点将更加清楚。
图1是计数器的简化电路图；图2是举例编码的一组表格。
参照图1，计数电路10包括一比特存储单元16和状态逻辑电路14。状态逻辑电路14计算比特存储单元16的下一个状态并且当计数信号18激活时，比特存储单元18假定下一个状态。当对应于2N的变换发生了一系列计数信号18的变换后，在此N是比特存储单元16当中的比特的数目，一个计数周期结束。
图1说明了4比特计数器的实现方案。在此计数器的大小仅为举例，可以采用任何数目比特。在优选实施例中，状态逻辑电路14设计为在每一计数18仅比特存储单元16中的一比特改变状态以及比特存储单元18的每一比特上的变换总数在一整个计数周期内相等。可以级联若干个计数电路10，但级联的(高次)计数电路10不如第一计数电路10常用并可损失某些本发明的优点。
可选的执行输出22以及初始状态输出24信号可以用来级联计数电路10。
计数电路10的优选实施例是一个单计数器，具有比特存储单元16，其宽度足以产生需要的计数，这使得计数电路10的可靠性最大，因为比特存储单元16中的所有比特都将在一个计数周期内经历相同数目的变换。
本计数方法与计数电路10的操作并行。微处理器、微控制器或通用计算机可以获得存储计数值以及使用查询表或其它装置计算计数的下一个状态。通常在非易失性存储器中的计数值的存储的可靠性将增强，如同在计数电路10中一样，因为存储在非易失性存储器中的计数值将具有在一完整计数周期内在比特当中的均匀分布的比特改变。
参照图2，说明了在计数电路10(图1)中实现的该计数方法和状态逻辑电路14(图1)的三组码。还有多种其它的方法也可以达到所需要的每计数周期内均匀化比特变换的数目的结果，但对于一个4比特计数器，任何举例编码都可以满足这一结果。具有高比特数的计数器可以使用相似的表设计出来。
这些码可以顺序旋转，初始码可在计数周期内的任何一点选择，不会降低性能。类似地，该码也可以按比特的比特置旋转或顺序反向而不降低性能。这使得使用这些码可以实现可逆上/下计数器的操作。
在一可逆上/下配置中，每一比特单元的瞬时的比特改变计数可能不相等，因为在一个方向上的计数周期可能未结束，但可靠性依然增强。为级联计数器或达到上溢出或下溢出指示，最终状态或初始状态的译码相应地应该由状态逻辑电路14提供(图1)。由于理想的N比特计数器在其每比特上将经历2N/N或2N/N-1个变换，执行或初始状态输出将从计数值的译码得出而不是从计数值的最高比特得出，如同一些应用中的做法一样。
以上以优选实施例方式对本发明进行了说明，然而本技术领域人员应明白，在不超出本发明的实质和范围内还可以对其做其它形式和细节上的修改。
权利要求
1.一种数字计数电路，包括多个所述比特存储单元，用于存储计数值；以及状态逻辑电路电路，耦合至所述多个比特存储单元，用于计算所述多个比特存储单元的下一个状态，其中所述状态逻辑电路电路对每一所述多个比特存储单元在所述计数值重复之前大致改变相同的次数。
2.如权利要求1所述的数字计数电路，用于增加所述多个比特存储单元的可靠性。
3.如权利要求1所述的数字计数电路，用于编码数据。
4.如权利要求1所述的数字计数电路，用于译码数据。
5.如权利要求1所述的数字计数电路，其中所述多个比特存储单元包括FLASII存储单元。
6.如权利要求1所述的数字计数电路，其中所述多个比特存储单元包括EEPROM单元。
7.如权利要求1所述的数字计数电路，其中所述状态逻辑电路在每一状态变换中仅改变所述多比特存储单元的一个。
8.如权利要求7所述的数字计数电路，其中所述多个比特存储单元包括FLASH存储单元。
9.如权利要求7所述的数字计数电路，其中所述多个比特存储单元包括EEPROM单元。
10.如权利要求7所述的数字计数电路，其中所述计数值遵从序列0，1，3，7，15，11，9，8，10，2，6，14，12，13，5，4，在此以十进制表示。
11.如权利要求7所述的数字计数电路，其中所述计数值遵从序列0，1，3，7，15，11，9，8，12，13，5，4，6，14，10，2，在此以十进制表示。
12.如权利要求7所述的数字计数电路，其中所述计数值遵从序列0，1，3，7，15，11，10，8，9，13，5，4，12，14，6，2，在此以十进制表示。
13.一种计数方法，包括步骤提供多个比特存储单元，用于存储包括初始值的二进制数；取得所述二进制数；从所述二进制数计算出下一个数，其中所述下一个数选择成该二进制数中的每一比特，在所述下一个数等于所述初始值之前大致改变相同次数；以及存储所述下一数目。
14.如权利要求13所述的计数方法，增加了所述多个比特存储单元的可靠性。
15.如权利要求13所述的计数方法，用于编码数据。
16.如权利要求13所述的计数方法，用于译码数据。
17.如权利要求13所述的计数方法，其中所述多个比特存储单元包括FLASH存储单元。
18.如权利要求13所述的计数方法，其中所述多个比特存储单元包括EEPROM单元。
19.如权利要求13所述的计数方法，其中所述下一数目仅由所述二进制数相差一比特。
20.如权利要求19所述的计数方法，其中所述多个比特存储单元包括FLASH存储单元。
21.如权利要求19所述的计数方法，其中所述多个比特存储单元包括EEPROM单元。
22.如权利要求13所述的计数方法，其中所述从二进制数计算下一数的步骤由一微处理器来执行。
23.如权利要求19所述的计数方法，其中所述从二进制数计算下一数的步骤由一微处理器来执行。
24.如权利要求19所述的计数方法，其中所述二进制数遵从序列0，1，3，7，15，11，9，8，10，2，6，14，12，13，5，4，在此以十进制表示。
25.如权利要求19所述的计数方法，其中所述二进制数遵从序列0，1，3，7，15，11，9，8，12，13，5，4，6，14，10，2，在此以十进制表示。
26.如权利要求19所述的计数方法，其中所述二进制数遵从序列0，1，3，7，15，11，10，8，9，13，5，4，12，14，6，2，在此以十进制表示。
全文摘要
一种数字计数器和计数方法,用于最小化计数值存储单元的疲劳造成的失效,计数序列选择成在一完整的计数周期内单个存储单元中的变化相同。本发明也可用于软件或微控制器实现的计数方法中,包括编码和译码应用。
文档编号H03K21/00GK1250905SQ9911777
公开日2000年4月19日 申请日期1999年8月13日 优先权日1998年8月13日
发明者罗伯特·P·马瑟 申请人:密克罗奇普技术公司