上拉电阻电路的制作方法
【技术领域】
[0001]本发明涉及集成电路技术领域，特别涉及一种上拉电阻电路。
【背景技术】
[0002]上拉电阻电路被广泛地应用于集成电路中，尤其在I/O电路中应用较多。许多I/O端口通常需要设置一个默认的高电平，在某些没有信号输入的情况下，通过上拉电阻电路将I/o端口上拉至高电位。
[0003]图1是现有的一种上拉电阻电路。参考图1，所述上拉电阻电路包括电源端VDD、输出端OUT以及PMOS管ΜΡ0。所述PMOS管MPO的源极和衬底连接所述电源端VDD，所述PMOS管MPO的漏极连接所述输出端0UT，所述PMOS管MPO的栅极适于输入控制信号RE。所述电源端VDD适于接收电源电压，所述输出端OUT连接集成电路的I/O端口。
[0004]在正常模式下，即在所述电源端VDD的电压大于或等于所述输出端OUT的电压情况下，当所述控制信号RE为低电平信号时，所述PMOS管MPO导通，所述输出端OUT的电位被上拉至与所述电源端VDD的电位相等；当所述控制信号RE为高电平信号时，所述PMOS管MPO截止，上拉功能无效。
[0005]然而，在高压容限模式下，即所述输出端OUT上的电压大于所述电源端VDD上的电压时(例如，所述电源电压通常为3.3V，总线上的电压为5V，当所述输出端OUT与总线连接时)，即使所述控制信号RE为高电平信号，由于所述高电平信号的电压不会大于所述电源电压，所述PMOS管MPO仍会导通，导致产生从所述输出端OUT流向所述电源端VDD的倒灌电流。
【发明内容】
[0006]本发明解决的是上拉电阻电路在高压容限模式下产生倒灌电流的问题。
[0007]为解决上述问题，本发明提供一种上拉电阻电路，包括:电源端、输出端、第一PMOS管、第二 PMOS管以及控制信号产生单元；
[0008]所述第一 PMOS管的栅极适于输入第一控制信号，所述第一 PMOS管的源极连接所述电源端，所述第一 PMOS管的漏极连接所述第二 PMOS管的源极，所述第一 PMOS管的衬底连接所述第二 PMOS管的衬底并适于输入偏置电压，所述偏置电压的电压值与所述电源端的电压和所述输出端的电压中较大电压的电压值相等；
[0009]所述第二 PMOS管的栅极适于输入第二控制信号，所述第二 PMOS管的漏极连接所述输出端；
[0010]所述控制信号产生单元适于产生所述第二控制信号，在所述电源端的电压大于或等于所述输出端的电压且所述第一控制信号为低电平信号时所述第二控制信号为低电平信号，在所述电源端的电压小于所述输出端的电压时所述第二控制信号的幅度与所述输出端的电压值相等。
[0011]可选的，所述电源端适于输入电源电压，所述输出端连接集成电路的I/O端口。
[0012]可选的，所述控制信号产生单元包括第一开关单元和第二开关单元；
[0013]所述第一开关单元连接于所述第二 PMOS管的栅极和所述输出端之间，所述第二开关单元连接于所述第二 PMOS管的栅极和地之间，所述第二开关单元导通时的阻抗大于所述第一开关单元导通时的阻抗；
[0014]所述第一开关单元适于在所述电源端的电压大于或等于所述输出端的电压且所述第一控制信号为低电平信号时断开、在所述电源端的电压小于所述输出端的电压时导通；
[0015]所述第二开关单元适于在所述电源端的电压大于或等于所述输出端的电压且所述第一控制信号为低电平信号时导通。
[0016]可选的，所述第一开关单元包括第三PMOS管；
[0017]所述第三PMOS管的栅极连接所述电源端，所述第三PMOS管的源极连接所述第二PMOS管的栅极，所述第三PMOS管的漏极连接所述输出端，所述第三PMOS管的衬底适于输入所述偏置电压。
[0018]可选的，所述第一开关单元导通时的阻抗与所述第三PMOS管的宽长比相关。
[0019]可选的，所述第二开关单元包括第四PMOS管和第一 NMOS管；
[0020]所述第四PMOS管的栅极连接所述第四PMOS管的漏极和所述第一 NMOS管的漏极，所述第四PMOS管的源极连接所述第二 PMOS管的栅极，所述第四PMOS管的衬底适于输入所述偏置电压；
[0021]所述第一 NMOS管的栅极适于输入第三控制信号，所述第三控制信号的电平与所述第一控制信号的电平相反，所述第一 NMOS管的源极和所述第一 NMOS管的衬底接地。
[0022]可选的，所述第二开关单元包括第二 NMOS管和第三NMOS管；
[0023]所述第二 NMOS管的栅极连接所述电源端，所述第二 NMOS管的漏极连接所述第二PMOS管的栅极，所述第二 NMOS管的源极连接所述第三NMOS管的漏极，所述第二 NMOS管的衬底连接所述第三NMOS管的衬底并接地；
[0024]所述第三NMOS管的栅极适于输入第三控制信号，所述第三控制信号的电平与所述第一控制信号的电平相反，所述第三NMOS管的源极接地。
[0025]可选的，所述上拉电阻电路还包括适于产生所述偏置电压的偏置电压产生电路，所述偏置电压产生电路包括第五PMOS管和第六PMOS管；
[0026]所述第五PMOS管的栅极连接所述第六PMOS管的漏极和所述输出端，所述第五PMOS管的源极连接所述电源端和所述第六PMOS管的栅极，所述第五PMOS管的漏极连接所述第六PMOS管的源极、所述第五PMOS管的衬底以及所述第六PMOS管的衬底并适于输出所述偏置电压。
[0027]与现有技术相比，本发明的技术方案具有以下优点:
[0028]本发明技术方案提供的上拉电阻电路包括串联的第一 PMOS管和第二 PMOS管，所述第一 PMOS管的衬底连接所述第二 PMOS管的衬底并适于输入偏置电压，所述偏置电压的电压值与电源端的电压和输出端的电压中较大电压的电压值相等。
[0029]在正常模式下，当输入所述第一 PMOS管的栅极的第一控制信号为低电平时，控制信号产生单元输出低电平的第二控制信号至所述第二 PMOS管的栅极，使所述第一 PMOS管和第二 PMOS管均导通，实现上拉功能；当输入所述第一 PMOS管的栅极的第一控制信号为高电平时，所述第一 PMOS管截止，上拉功能无效。
[0030]在高压容限模式下，控制信号产生单元输出电平幅度与所述输出端的电压值相等的第二控制信号，并且，由于所述偏置电压与所述输出端的电压相等，所述第二 PMOS管的栅极、漏极和衬底的电位相等，导电沟道中无电流产生，即所述第二 PMOS管截止。因此，所述上拉电阻电路无倒灌电流产生，提高了整个集成电路的可靠性。
[0031]进一步，本发明技术方案提供的上拉电阻电路在高压容限模式下，通过所述第二PMOS管截止阻断所述电源端和所述输出端的通路，无论所述第一 PMOS管是否导通，均无倒灌电流产生，因此，消除倒灌电流与所述第一控制信号的状态无关。
【附图说明】
[0032]图1是现有的一种上拉电阻电路；
[0033]图2是本发明实施方式的上拉电阻电路的结构示意图；
[0034]图3是本发明实施例1的上拉电阻电路的电路图；
[0035]图4是本发明实施例2的上拉电阻电路的电路图；
[0036]图5是本发明实施例3的偏置电压产生电路的电路图。
【具体实施方式】
[0037]正如【背景技术】中所描述的，现有的上拉电阻电路在高压容限模式下，会产生由输出端流向电源端的倒灌电流。电源端适于接收电源电压，倒灌电流的产生会使所述电源电压升高，影响由所述电源电压供电的整个集成电路的可靠性。