用于io接口的高速低功耗自调节前馈电容补偿lvds驱动电路的制作方法
【技术领域】
[0001]本发明属于集成电路技术领域，具体涉及一种用于1接口的高速低功耗自调节前馈电容补偿LVDS驱动电路。
【背景技术】
[0002]随着集成电路CMOS工艺尺寸不断减小，系统处理器的速度越来越快，对高速1接口需求日益增加。驱动电路是高速1接口重要组成部分，可以由很多种结构实现，比如发射极耦合逻辑(ECL)、电流模式逻辑(CML)以及低电压差分信号(LVDS)等结构。相比ECL和CML结构，LVDS是一种低功耗的应用于点对点通信的高速数据传输技术。LVDS输出信号为差分信号，提高了抵抗噪声和信号电磁干扰(EMI)的能力；LVDS输出信号为低电压摆幅，有助于低功耗的实现。多通道系统通常集成了许多芯片，所以高速1接口的优势更加明显，可以极大减小封装管脚数量，节约封装成本。
[0003]用于1接口的驱动电路由预驱动电路(Pre_driver)和输出驱动电路(0ut_driver)构成(见图1)，接收电路(Receiver)的差分接收端接100欧姆电阻(阻抗匹配)。下文如果没有特别说明，驱动电路指的是输出驱动电路。图2为传统LVDS驱动电路，由晶体管M1-M6和共模反馈电路(CMFB)构成。Vbs为偏置电压，提供驱动电路尾电流I BS;V P和V N为满幅差分输入信号；TXP和TX LVDS差分输出信号；RF为反馈电阻；输出共模电压通过CMFB达到稳定。在LVDS驱动电路负载不变情况下(比如3pF)，随着传输数据速率的提高，数据单位时间间隔Tui减小，从而数据上升或下降时间与数据单位时间间隔比值T
大。为保持比值UTui不变，传统LVDS驱动电路需要增大尾电流IBS，所以输出驱动电路的功耗增加了 ；晶体管M2-M5尺寸也相应变大，导致输出驱动电路的输入寄生电容Cm变大，从而需要提高预驱动电路的驱动能力，所以预驱动电路的功耗也增加了。
【发明内容】
[0004]本发明的目的在于提供一种用于1接口的高速低功耗自调节前馈电容补偿LVDS驱动电路。
[0005]本发明提供的用于1接口的高速低功耗自调节前馈电容补偿LVDS驱动电路，采用自调节前馈电容补偿结构，将满幅差分输入信号转换成LVDS差分输出信号。其由移位寄存器、时钟控制电路、前馈电容网络、共模反馈和LVDS驱动电路构成；其中，移位寄存器采用6个D型上升沿触发器和6个2:1选择器实现；时钟控制电路采用三个比较器以及与门、或门、或非门和异或门实现；前馈电容网络采用电容和开关实现；共模反馈采用晶体管M1-M8、电阻&和密勒补偿电容C。实现；LVDS驱动电路采用晶体管M9-M14实现。参见图7所示。时钟CK和输出信号TXp经过时钟控制电路得到时钟输出CK。和CK s，该时钟经过移位寄存器得到输出编码ScrS5，该编码经过前馈电容网络控制前馈电容的数目，从而实现LVDS驱动电路的输出信号摆幅的自调节，共模反馈为LVDS驱动电路提供稳定的输出共模电压。
[0006]本发明中，设时钟CKjP CK s为时钟控制电路的输出。时钟CK c处于上升沿且时钟%为低电平时，输出编码S 05中连续为“ I ”的末位“ I ”变成“O” ;时钟CK c处于上升沿且时钟CKs为高电平时，输出编码S CrS5*连续为“O”的首位“O”变成“I”;从而控制前馈电容值大小实现输出信号摆幅的自调节。移位寄存器的电路连接关系如下:第一 ~第六2:1选择器1~6的输出端O分别接在第一 ~第六D型触发器7~12的输入端d，第一 ~第五D型触发器7~11的输出端q分别接在第二 ~第六2:1选择器2~6的输入端b ;第二、第四、第六D型触发器8、10、12的输出端q分别接在第一、第三、第五2:1选择器1、3、5的输入端a ;第一 2:1选择器I的输入端b接在VDD上，第六2:1选择器6的输入端a接在VSS上；第一 ~第六2:1选择器1~6的输入端c接在时钟CKsI，第一 ~第六D型触发器7~12的输入端ck接在时钟0(。上。
[0007]本发明中，设电压VKEFA、Veefb, V.为外部参考电压，时钟CK为比较器的时钟且频率为数据TXp速率的1/4。驱动电路的输出TX P经过三个比较器分别同参考电压V kefa、Vkefb、Vkefc比较，并结合与门、或门、或非门和异或门得到输出时钟CKjP CKS?时钟控制电路的连接关系如下:电压VKEFA、VKEFB、Vkefc分别接在第一?第三比较器13~15的输入端a，时钟CK接在第一?第三比较器13~15的输入端b，信号TXp接在第一?第三比较器13~15的输入端c ；第一比较器13的输出端ο接在与门16的输入端a和或非门18的输入端b，第二比较器14的输出端ο接在与门16的输入端b、或非门18的输入端a和或门19的输入端b，第三比较器15的输出端ο接在或门19的输入端a ;与门16的输出端ο接在异或门20的输入端a，或非门18的输出端ο接在异或门20的输入端b ;异或门20的输出端ο接在与门17的输入端a，或门19的输出端ο接在与门17的输入端C，时钟CKd接在与门17的输入端b。
[0008]本发明中，前馈电容网络包括基础前馈电容Csb，单位前馈电容Cs，6个移位寄存器控制的开关ScrSp满幅输入信号Vp和别经过前馈电容馈通至LVDS输出信号TX P和TXn，在不增加驱动电路的尾电流Ibs情况下减小数据上升或下降时间I\ise。具体的电路连接关系如下:基础前馈电容Csb连接在输入V P和输出TX P之间、输入Vn和输出TXn之间；单位前馈电容Cs和6个开关S crS5串联并连接在输入V P和输出TX P之间、输入V N和输出TX ,之间。
[0009]本发明中，共模反馈为常规电路，采用8个晶体管M1-M8、电阻％和密勒补偿电容C。实现；LVDS驱动电路为常规电路，采用6个晶体管M9-M14实现。
[0010]与传统驱动电路结构相比，本发明设计的自调节前馈电容补偿LVDS驱动电路优点在于:为保持比值UTui不变，不需要增大驱动电路尾电流IBS，从而降低了预驱动电路的驱动能力要求，节省了整体驱动电路功耗；驱动不同负载并实现输出信号摆幅的自调节。
【附图说明】
[0011 ]图1为用于1接口的驱动电路结构图。
[0012]图2为传统LVDS驱动电路结构图。
[0013]图3为比较器结构图。
[0014]图4为本发明设计的时钟控制电路的输出时钟真值表。
[0015]图5为本发明设计的移位寄存器的输出编码真值表。
[0016]图6为本发明设计的自调节前馈电容补偿LVDS驱动电路的时序图。
[0017]图7为本发明设计的自调节前馈电容补偿LVDS驱动电路结构图。
[0018]图中标号:1~6为2:1选择