01通过控制信号线与射频切换开关304连接，且通过控制信号线分别与各Dro核的两个管脚相连接，数字信号处理模块301通过控制信号线向射频切换开关304发出切换到当前反馈射频通道的控制信号，且反馈链路305的反馈信号发送至与当前反馈射频通道对应的DH)核后，数字信号处理模块301通过控制信号线向与当前反馈射频通道对应的Dro核的第一管脚发出对应的反馈射频通道接通的控制信号，向与当前反馈射频通道对应的Dro核的第二管脚发出进行Dro运算的触发信号。其中，数字信号处理模块301发出触发信号的时间大于该DF1D核有效运行的最小时间，或者说该DF1D核的运行时间大于该DF1D核有效运行的最小时间，该时间通常由Dro核的运算速度确定，以确保信号稳定，能够有效地进行Dro运算处理。
[0026]图5示出了一个具体示例中控制通道切换的时序示意图为例，以下结合图4、图5，对其中一个切换过程进行举例说明。
[0027]图5所示中，GPUAdapt Enable均为DH)核所提供的管脚，TXU TX2表示两条不同的通信链路，GPl管脚的功能为:当此管脚的电平为低时，它代表此时反馈射频通道接通且稳定，Adapt Enable管脚为触发DF1D核进行预失真运算；Feedback RF Switch为射频切换开关的开关，数字信号处理模块控制射频切换开关使对应输出端的反馈信号切换到共享的反馈链路上，从而开展DH)运算处理。
[0028]结合图4、5所示，一个具体切换示例可以是如下所述。
[0029]数字信号处理模块在进行管脚初始化时，将链路选取为链路I (TXl)，即将链路I的开关Feedback RF Switch设置为高电平，将链路I的DPDl核的GPl管脚设置为低电平，通知DPDl核反馈射频通道准备好，再将DPDl核的Adapt Enable管脚设置为高电平，使DPDl核可以运行对消算法，同时链路2 (TX2)的DPD2核的Adapt Enable管脚设置为低电平，使DPD2核暂停运行对消算法，保持原有参数，将DPD2核的GPl管脚设置为高电平，通知DPD2核反馈射频通道未准备好，再将链路2的开关Feedback RF Switch设置为低电平。
[0030]然后，数字信号处理模块开始计时，当时间到达反馈接通时间(该时间必须大于DPD核完成一次对消算法的运行所耗费的时间按)时，将DPDl核的Adapt Enable管脚设置为低电平，使DPDl核暂停运行对消算法，然后将DPDl核的GPl管脚设置为高电平，告知DPDl核当前的反馈链路数据不可用，此时，链路I的开关Feedback RF Switch设置为低电平，链路2的开关Feedback RF Switch设置为高电平，使反馈链路为链路2所用，之后维持一段时间，使链路2稳定，再将链路2的DPD2核的GPl管脚设置为低电平，将DPD2核的Adapt Enable管脚设置为高电平，使DPD2核可以运行对消算法。
[0031]同样，数字信号处理模块开始计时，当时间到达反馈接通时间时，设置下一组控制线以控制链路的切换。即保证每一时间仅有一个通道正常运行，其他链路则保持原有参数。
[0032]如上所述可以得知，在本发明实施例的方案中，从当前反馈射频通道切换到下一通道时，在射频切换开关切换前，需先停止当前Dro核运行(例如GPl管脚置为1、AdaptEnable管脚置为O)，至少需提前I个反馈时钟周期停止DTO核运行；从上一通道切换到当前反馈射频通道时，在运行DH)核前，需先把射频切换开关切换到当前反馈射频通道，且等待有效的数据已经进入Dro核的芯片后，才允许Dro核运行(例如:GP1管脚置为l、AdaptEnable管脚置为O)，以确保信号稳定；每个通道的DF1D核运行时间需要比DF1D核有效运行的最小时间(这个由Dro核的运算速度确定)要长；Dro核运行时，需确保两个Dro环路的Mu (时延误差)值基本相同(即二者的差值在一个可接受的小范围之内)，确保DH)的对消效果及系统的一致性。因此，在射频切换开关前，两路射频耦合信号需严格等长，即从射频功率放大模块303的各射频放大器耦合的耦合信号等长，同时两路数据时钟及转换时钟需进行同步处理，确保相位一致。具体的同步方式可以采用目前已有以及以后可能出现的任何方式进行。
[0033]基于如上所述的本发明实施例的多通道数字预失真Dro功放系统，一个具体的启动应用控制流程可以是如下所述:MCU启动后，运行BOOTSTRAP，然后装载UBOOT完成引导Linux系统并完成Linux系统的运行，最后，运行功放系统的各监控进程。首先启动通信进程，其功能可以是以网口、RS-485、RS-232、USB等硬件接口为基础实现的CSP3协议、ATS协议、字符串协议；然后根据主机命令来完成功放系统校准流程:功放DH)训练前自检、功率校正、自适应均衡、OP Dro训练等；然后实现各通道的温补控制:功放管栅极电压输出温补计算、数字链路温补、FPGA的IQ温补等；最后启动功放系统监测线程:主要进行ADC采样、计算各功率值、判断告警、记录告警及进行告警处理。系统的这些线程不断循环地进行。各线程的具体启动控制方式在此不再详加赘述。
[0034]如上所述的本发明实施例的系统中，上述数字信号处理模块301可以通过FPGA (Field-Programmable Gate Array，即现场可编程门阵列)来实现，以得到较快的信号处理速度，上述射频功率放大模块可以采用Doherty技术来实现，以使功放达到较高的效率和较好的线性性能，且成本低廉。
[0035]以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
【主权项】
1.一种多通道数字预失真Dro功放系统，其特征在于，包括依次连接的数字信号处理模块、数字预失真Dro处理模块、射频功率放大模块，以及射频切换开关、反馈链路，所述射频功率放大模块的各射频放大器的耦合输出端与所述射频切换开关的对应输入端连接，所述射频切换开关的输出端通过所述反馈链路与所述数字信号处理模块连接，所述数字信号处理模块还分别通过控制信号线与所述数字预失真Dro处理模块的各Dro核、所述射频切换开关连接，所述数字信号处理模块通过控制信号线向所述数字预失真Dro处理模块的各Dro核、所述射频切换开关输出控制信号，所述射频切换开关根据所述数字信号处理模块的控制信号选择导通相应通信链路的耦合信号送入所述反馈链路，各所述Dro核根据所述数字信号处理模块的控制信号触发Dro运算处理。2.根据权利要求1所述的多通道数字预失真Dro功放系统，其特征在于，所述数字信号处理模块通过控制信号线分别与各Dro核的第一管脚、第二管脚连接，通过所述第一管脚向各Dro核发出与该Dro核对应的反馈射频通道是否接通的控制信号，通过所述第二管脚向各Dro核发出触发该Dro核进行Dro运算的触发信号。3.根据权利要求2所述的多通道数字预失真Dro功放系统，其特征在于，所述数字信号处理模块通过控制信号线向射频切换开关发出切换到当前反馈射频通道的控制信号，且所述反馈链路的反馈信号发送至与所述当前反馈射频通道对应的Dro核后，向与所述当前反馈射频通道对应的Dro核的第一管脚发出对应的反馈射频通道接通的控制信号，向与所述当前反馈射频通道对应的Dro核的第二管脚发出进行Dro运算的触发信号。4.根据权利要求3所述的多通道数字预失真Dro功放系统，其特征在于，所述数字信号处理模块发出所述触发信号的时间大于该Dro核有效运行的最小时间。5.根据权利要求3所述的多通道数字预失真Dro功放系统，其特征在于，从所述射频功率放大模块的各射频放大器耦合的耦合信号等长。6.根据权利要求1至5任意一项所述的多通道数字预失真Dro功放系统，其特征在于，还包括模拟数字转换器ADC模块、数字模拟转换器DAC模块和射频链路，所述模拟数字转换器ADC模块的输出端与所述数字信号处理模块的输入端连接，所述数字模拟转换器DAC模块连接在所述数字预失真DH)处理模块与所述射频功率放大模块之间，所述射频链路连接在所述数字模拟转换器DAC模块与所述射频功率放大模块之间。7.根据权利要求6所述的多通道数字预失真DH)功放系统，其特征在于，所述射频链路包括依次连接的IQ调制模块、ATT衰减模块、滤波器和PA功率放大器，所述IQ调制模块的输入端与所述数字模拟转换器DAC模块的输出端连接，所述PA功率放大器的输出端与所述射频功率放大模块的输入端连接。8.根据权利要求1至5任意一项所述的多通道数字预失真DH)功放系统，其特征在于，所述数字信号处理模块包括依次连接的数字下变频DDC模块、数字ALC控制模块、削峰CFR模块、数字上变频DUC模块。9.根据权利要求6所述的多通道数字预失真DH)功放系统，其特征在于，还包括微控制单元MCU处理器，用于对所述模拟数字转换器ADC模块、所述数字信号处理模块、所述数字模拟转换器DAC模块、所述数字预失真DH)处理模块进行配置。10.根据权利要求1至5任意一项所述的多通道数字预失真Dro功放系统，其特征在于，所述数字信号处理模块采用FPGA芯片实现，所述射频功率放大模块为Doherty功率放大模块。
【专利摘要】一种多通道数字预失真DPD功放系统，包括依次连接的数字信号处理模块、DPD处理模块、射频功率放大模块，以及射频切换开关、反馈链路，射频功率放大模块的各射频放大器的耦合输出端与射频切换开关的对应输入端连接，射频切换开关的输出端通过反馈链路与数字信号处理模块连接，数字信号处理模块还分别通过控制信号线与DPD处理模块的各DPD核、射频切换开关连接，数字信号处理模块通过控制信号线向DPD处理模块的各DPD核、射频切换开关输出控制信号，射频切换开关根据数字信号处理模块的控制信号选择导通相应通信链路的耦合信号送入反馈链路，各DPD核根据数字信号处理模块的控制信号触发DPD运算处理。本发明系统大大减少了通道切换的时间。
【IPC分类】H03F3/189, H03F1/32, H03F3/20
【公开号】CN104901638
【申请号】CN201510299539
【发明人】龙润坚, 徐辉, 李合理, 黄健安
【申请人】京信通信技术(广州)有限公司
【公开日】2015年9月9日
【申请日】2015年6月3日