一种减少高速信号串扰的布线方法
【技术领域】
[0001]本发明涉及减少信号串扰的领域，具体地说是一种减少高速信号串扰的布线方法。
【背景技术】
[0002]伴随着云计算的到来，服务器的发展迅速崛起，在服务器的设计中，信号速率越来越高，为提高信号完整性，高速信号优化设计也越来越成为趋势。
[0003]在高速链路中，PCB (英文全称为Printed Circuit Board，中文翻译为印制线路板)上的长距离传输链路，主要需要考虑的因素有:阻抗匹配、损耗和串扰。其中，串扰主要会引起损耗、码间干扰、眼图的jitter变大，避免串扰最有效的方法便是增大高速差分线走线间距，间距越大，串扰越小。但是，对于高密板卡或者从成本上来说，此方法不可行，原因为走线间距的增大，带来布线空间和成本的需求增大。因此，研发工程师致力于降低串扰的优化设计，使得串扰越小越好。
[0004]减少高速信号串扰、有效降低串扰是需要解决的技术问题。
【发明内容】
[0005]本发明的技术任务是针对以上不足，提供一种减少高速信号串扰的布线方法，来解决高速信号串扰的问题。
[0006]本发明的技术任务是按以下方式实现的:
一种减少高速信号串扰的布线方法，步骤为:
(1)在layout(英文全称为layout，中文翻译为布局)布线中，找出不是DP/DN/DP/DN的布线方式；
(2)针对不是DP/DN/DP/DN的布线方式，改变出引脚方式或者改变芯片Firmware(英文全称为Firmware，中文翻译为固件)中线的排布方式，从而得到DP/DN/DP/DN的布线方式。
[0007]本发明的一种减少高速信号串扰的布线方法具有以下优点:在高速信号布线时，将高速信号间布线以DP/DN/DP/DN...排列，可有效降低串扰；该方法简单易用，可操作性强，达到信号完整性的目的。
【附图说明】
[0008]下面结合附图对本发明进一步说明。
[0009]附图1为实施例中layout布线方式easel示意图；
附图2为实施例中layout布线方式case2示意图；
附图3为实施例中Hspice时域仿真easel与case2串扰对比。
【具体实施方式】
[0010]参照说明书附图和具体实施例对本发明的一种减少高速信号串扰的布线方法作以下详细地说明。
[0011]实施例:
本发明的一种减少高速信号串扰的布线方法，步骤为:
(1)在layout布线中，找出不是DP/DN/DP/DN的布线方式；
(2)针对不是DP/DN/DP/DN的布线方式，改变出引脚方式或者改变芯片Firmware中线的排布方式，从而得到DP/DN/DP/DN的布线方式。
[0012]针对layout走线设计的两种差分线排布方式进行仿真分析。easel是:采用DP/DN/DN/DP方式布线；caSe2是:采用DP/DN/DP/DN方式布线。在仿真中，将上面差分线作为攻击线，下面差分线作为受害线，采用Hspcie仿真工具进行时域仿真分析，得到时域两种情况下的时域串扰。
[0013]仿真结果表明，case2的DP/DN/DP/DN布线方式串扰明显小于easel的DP/DN/DN/DP布线方式，并且该方法简单可行，易操作。
[0014]因此在layout布线中，找出不是DP/DN/DP/DN的布线方式，针对不是DP/DN/DP/DN的布线方式，采用改变出引脚方式或者改变芯片Firmware中线的排布方式，从而得到DP/DN/DP/DN的布线方式。
[0015]通过上面【具体实施方式】，所述技术领域的技术人员可容易的实现本发明。但是应当理解，本发明并不限于上述的【具体实施方式】。在公开的实施方式的基础上，所述技术领域的技术人员可任意组合不同的技术特征，从而实现不同的技术方案。除说明书所述的技术特征外，均为本专业技术人员的已知技术。
【主权项】
1.一种减少高速信号串扰的布线方法，其特征在于步骤为: (1)在layout布线中，找出不是DP/DN/DP/DN的布线方式； (2)针对不是DP/DN/DP/DN的布线方式，改变出引脚方式或者改变芯片Firmware中线的排布方式，从而得到DP/DN/DP/DN的布线方式。
【专利摘要】本发明公开了一种减少高速信号串扰的布线方法，属于减少信号串扰的领域，要解决的技术问题为高速信号串扰，采用的技术方案步骤为：（1）在layout布线中，找出不是DP/DN/DP/DN的布线方式；（2）针对不是DP/DN/DP/DN的布线方式，改变出引脚方式或者改变芯片Firmware中线的排布方式，从而得到DP/DN/DP/DN的布线方式。
【IPC分类】H05K3/00, H05K1/02
【公开号】CN105357866
【申请号】CN201510904683
【发明人】李永翠, 武宁
【申请人】浪潮电子信息产业股份有限公司
【公开日】2016年2月24日
【申请日】2015年12月9日