具有动态相位和脉宽控制的频率合成器的制造方法
【专利摘要】公开具有动态相位和脉宽控制的频率合成器。在一个方面，频率合成器包括计数电路，被配置成通过调整值修改存储的计数值。频率合成器还包括输出时钟发生器，被配置以产生具有至少部分基于满足计数阈值的存储的计数值的上升和下降缘的输出时钟信号。计数电路被进一步配置成至少部分基于修改计数电路的调整速率而改变所述输出时钟信号的周期或相位中的至少一个。
【专利说明】
具有动态相位和脉宽控制的频率合成器
技术领域
[0001 ]所描述的技术总体上涉及具有动态相位和脉宽控制的频率合成器。
[0002]发明背景
[0003]频率合成器创建可具有各种可选属性的输出波形。频率合成器的一种类型是一个直接数字合成器(DDS)，其使得能够动态调整相位，脉冲宽度调制，以及输出波形的图案生成。DDS可以动态地创建具有用户从输入时钟可选择属性的输出波形。
[0004]概述
[0005]在一个实施例中，频率合成器包括计数电路，被配置为至少部分基于输入时钟信号以调整值调整存储的计数值，并至少部分基于满足计数阈值的存储的计数值调整所存储的计数值为复位值，其中，响应于满足计数阈值的存储的计数值，所述复位值对应于所存储的计数值和计数阈值之间的差值;和输出时钟发生器，被配置为产生至少部分基于复位值的上升和下降缘的输出时钟信号，其中，所述计数电路被进一步配置成至少部分地基于修正计数电路的翻转率而改变输出时钟信号的周期或相位中的一个。
[0006]在另一个实施例中，频率合成器包括计数电路，被配置为以调整值修改存储的计数值;和输出时钟发生器，被配置为产生至少部分基于满足计数阈值的存储计数值的上升和下降缘的输出时钟信号，其中，所述计数电路被进一步配置成至少部分地基于修正计数电路的翻转率而改变输出时钟信号的周期或相位中的一个。
[0007]在又一个实施例中，合成输出时钟的方法包括:以调整值修改由计数电路存储的计数值;产生具有至少部分基于满足计数阈值的存储的计数值的上升和下降缘的输出时钟信号;并通过修改所述计数电路的调整值改变所述输出时钟信号的周期或相位中的至少一个。
[0008]附图的简要说明
[0009]本文中这些附图和相关描述被提供以说明具体实施例，并且不意图是限制性的。
[0010]图1是示出根据实施例的频率合成器的框图。
[0011 ]图2是示出频率合成器的实施例的框图。
[0012]图3是示出根据实施例的累加器的方框图。
[0013]图4是示出根据实施例存储在累加器中的存储计数值和对应的输出时钟的定时图表。
[0014]图5是示出频率合成器的另一个实施例的框图。
[0015]图6是示出根据实施例存储在累加器中的存储计数值和对应的输出时钟的定时图表。
[0016]图7是示出根据实施例的输出时钟发生器的示意图。
[0017]图8是示出根据实施例的温度计解码器的图。
[0018]【具体实施方式】的详细描述
[0019]某些实施例的以下详细描述呈现本公开的具体实施例的各种描述。然而，其他实施例可以以许多不同方式来实现，由权利要求书所定义和所覆盖。在此描述中，参考附图，其中类似的参考数字可以指示相同或功能相似的元件。在附图中，某些实施例使用代表性的框图示出。这些框图是实施例的简化表示，其中没有直接关系的所述实施例的某些元件没有示出。
[0020]频率合成器的一个示例是直接数字合成器(DDS)JDS能够在波形的相位，频率和振幅上使用精细控制合成波形。典型的DDS包括数字控制振荡器(NCO)，数字-模拟转换器(DAC)和重建滤波器。NCO包括累加器和相位至幅度查找表。在一起时，通过映射累加器输出的相位到选择的输出波形的准确振幅，相位至幅度查找表和DAC使得DDS将方波输入时钟转换成输出波形，例如正弦波，三角波，方波等。
[0021]DDS通常包括相对大量的硬件来实现所有的相关功能。具体地，DAC和重构滤波器可以弥补DDS的整体硬件的很大一部分。因此，DDS通常形成为独立的芯片，它可难以整合DDS作为另一芯片的一部分。
[0022]例如，某些应用可只使用可调节的时钟信号，但不要求输出不同波形形式的能力，诸如正弦波。因此，相幅度转换器、DAC和重建滤波器提供这些应用无关的功能，还占用大量的硬件资源。
[0023]图1是示出频率合成器200的实施例的框图。所描述技术的实施例可以保留由DDS提供的灵活性，同时具有降低的复杂度和/或硬件足迹。在图1的图示实施例中，频率合成器200包括计数电路210和输出时钟发生器220。
[0024]在图示的实施例中，频率合成器200接收计数时钟205或计数时钟信号和参考时钟223作为输入，并输出所述输出时钟225或输出时钟信号。然而，应该理解，根据需要，频率合成器200可包括任何数目的输入和/或输出。例如，频率合成器200可以接收一个或多个用户可选控制输入作为输入，用于控制输出时钟225的产生。此外，在一些实施例中，计数时钟205可以从合成器210内产生，而不是被接收作为单独的输入。在一个示例中，频率合成器200基于基准时钟223产生计数时钟205。因此，计数时钟205和参考时钟223可以彼此同步。因此，在一些实施例中，计数时钟205有关并与参考时钟223同步。
[0025]在一些实施例中，计数电路210接收计数时钟205，和由调整值调整存储的计数值。调整值可以是正或负的值，并可以根据需要进行调整。计数电路210可以在任何需要的速率调整所存储的计数值。例如，在一些实施例中，计数电路210可对于计数时钟205的每个周期以调整值调整存储的计数值。然而，在一些实施例中，计数电路210可以在计数时钟205的周期的分数值调整存储的计数值，或计数电路210可在计数时钟205的周期的倍数数目调整存储的计数值。
[0026]在某些实施例中，计数电路210可以比较存储的计数值和计数阈值。在一些实施例中，计数电路210可以随着时间的推移比较存储的计数值和计数阈值。例如，计数电路210可以对于计数时钟205的每个周期比较存储的计数值和计数阈值。应该理解的是，计数电路210可以以任何期望的间隔比较所存储的计数值和计数阈值，诸如计数时钟205的每个周期的多次或计数时钟205的各个时期的每次一次。
[0027]根据确定所存储的计数值满足计数阈值(也被称为翻转事件)，计数电路210可以调整存储的计数值为复位值，或翻转值。在一些实施例中，这种翻转事件的周期性可以作为计数电路210的翻转速率。在其中调整值是正的实施例中，当所存储的计数值大于或等于计数阈值时，计数阈值可以被满足。在一些实施例中，至少部分地基于确定所述存储的计数值是计数阈值的预定范围内，计数电路210可确定所存储的计数值满足计数阈值。
[0028]此外，在一些实施例中，计数电路210可基于所存储的计数值和计数阈值确定复位值。例如，在调整值是正的实施例中，当所述存储的计数值大于计数阈值时，复位值可以等于所存储的计数值和计数阈值之间的差。
[0029]此外，在该调整值是负的实施例中，当所存储的计数值是否小于或等于零时，计数阈值可以被满足。在这些实施例中，当计数阈值被满足时，计数电路210可确定复位值等于计数阈值(其可以是正的初始值)或通过加上计数阈值到所存储的计数值获得的值。
[0030]在一些实施例中，输出时钟发生器220可以产生具有所选择的相位、频率、脉冲宽度和/或图案的输出时钟225。在某些实施例中，基于从计数电路210接收到的输出，输出时钟发生器220可以生成输出时钟225。例如，输出时钟发生器220可以基于所述存储的计数值生成输出时钟225。在某些实施例中，当存储的计数值满足计数阈值时，输出时钟发生器220产生在输出时钟225中的过渡，例如，上升沿或下降沿。输出时钟发生器220还可以使用复位值，以确定在输出时钟225的过渡的定时。例如，输出时钟发生器220可以接收参考时钟223，其具有比计数时钟205更高的频率。在一些实施例中，输出时钟发生器220或计数电路210由在基准时钟223的若干过渡调整在输出时钟225的转换的定时等于复位值。
[0031]当计数电路的存储计数值210满足计数阈值时，频率合成器200可调整调整输出时钟225的各种特性，诸如相位、频率以及输出时钟225的脉冲宽度。例如，输出时钟225的频率可以基于该计数电路210满足计数阈值的频率，例如，在翻转速率。另外，通过改变用于在一段时间内的翻转速率时，调整输出时钟225的相位。输出时钟225的脉冲宽度的调整，将在下面更详细结合所描述的技术的其他实施例进行说明。
[0032]图2是示出其中更详细地示出计数电路210的频率合成器200的实施例的框图。在图2的图示实施例中，计数电路210包括累加器212和累加器逻辑214。另外，在图2的示出的实施例中，累加器212接收计数阈值209，这在一些实施例中可以是弹性模量，调整值207和计数时钟205作为输入。然而，应该理解，在某些实施例中，一个或多个计数阈值209、调整值207以及计数时钟205可以在内部产生。在一些实施例中，计数阈值209、调整值207以及数时钟205中的至少一个从频率合成200的外部的源接收。如下文所讨论的，频率和/或输出时钟225的相位可以基于计数的阈值、调整值和/或计数时钟205来调整。
[0033]累加器逻辑214可以转换从累加器212接收到的所存储的计数值为输出时钟产生器220可以处理的数据的可使用流。在一些实施例中，累加器逻辑214被实现作为包括多个电部件的逻辑电路，诸如逻辑门。在一个实施例中，输出时钟发生器220是可以平行转换从累加器逻辑214接收的数据流并以串行形式输出输出时钟225的序列化器。在一个实施例中，累加器逻辑214可以包括温度计解码器。
[0034]频率合成器200可进一步包括包围计数电路210的附加逻辑(未示出)，可改变计数阈值209的值，调整值207，和/或计数时钟205，以便使得特征，诸如相位控制、频率控制、脉冲宽度调制以及图案生成。在某些实现方式中，相位和/或脉宽控制的粒度是基准时钟223的半周期。在一些实现方式中，相位和/或脉宽控制的粒度可以是参考时钟223周期或参考时钟223周期的倍数。在其他实现中，相位和/或脉宽控制的粒度可以是参考时钟223周期的另一部分，例如，参考时钟223周期的八分之一周期。
[0035]在图示的实施例中，输出时钟225的频率可以通过累加器212的翻转率确定。在一些实施例中，控制频率合成器200的翻转速率的用户输入可以是模数(计数阈值209的一个示例)。在某些实现方式中，调整值207成比例于输出时钟发生器220的比特宽度。即，在一些实施例中，输出时钟发生器220是相位内插器220，和调整值207称为内插-比。例如，8位的相位内插器220可同时处理8位的内插字，因此累加器212可以每计数时钟205周期8递增其计数。然而，在一些实施例中，调整值不成正比于相位内插器220的比特宽度。在这些实施例中，累加器逻辑214可以通过例如缓冲器或累加器逻辑214中包括的其它逻辑组件格式化累加器212输出，以便将累加器212输出变换成可以由相位内插器220可以使用的格式。在一些实施例中，控制翻转速率的用户输入可以控制调整值207的值。在这些实施例中，调整值207可以调整一段时间以便偏移输出时钟225的相位。在替代实施例中，控制翻转速率的用户输入可以控制累加器212对计数时钟205的响应。例如，累加器可以跳过计数时钟205的一个周期以延缓累加器的翻转。
[0036]累加器逻辑214可以检测何时在累加器212中的计数阈值满足(也可称为翻转事件)，并通过累加器逻辑214输出产生输出时钟225的过渡的时序的指示。在一些实施例中，累加器逻辑214输出对应于计数时钟205的周期的速率的多个比特(其也可以作为出字)。当输出时钟发生器220被具体化为内插器220时，输出字可以被称为内插字。内插字的逻辑值的转换可以指示合成输出时钟225的上升和/或下降缘的正确位置。
[0037]在一些实施例中，蓄能器逻辑214还可以包括温度计解码器(参见图8)。至少部分地基于翻转事件的发生，累加器逻辑214可以通过温度计解码器处理所述累加器212的残基，和温度计解码器产生被输出到相位内插器220的内插字。根据实施例，当计数阈值209被满足时，残基可以是计数阈值209和所存储的计数值之间的差，或当计数阈值209被满足时，是指示输出时钟225的过渡的定时的另一个值。至少部分基于由累加器逻辑214正在处理的过渡的指示，诸如上升或下降沿，温度计解码器输出比特的极性可切换，以使通过温度计解码器处理的下一个过渡对应于相对的边缘，诸如下降沿或上升沿。在某些实施例中，温度计解码器的大小匹配相位内插器220的位宽度。例如，加上静态低最显著位(MSB)的3-7解码器用于8位相位插值220。
[0038]如以上所讨论的，在示例性实施例中，计数电路210可经配置以修改所述累加器212的计数阈值209，以控制合成输出时钟225的相位或频率。例如，输出时钟225的相位可以通过在翻转周期的预定数目增加或减少累加器212的翻转速率来调整(例如，翻转周期可以指两个计数阈值209被满足之间的时间)。由于在计数阈值变化可以影响累加器212何时反转和/或翻转事件的复位值(也可以作为残余值)，累加器212可以调整内插字输出到相位内插器220的下一个过渡的指示的位置。计数阈值209增加或减少的量可确定以从一个阶段回转到另一个所需的时间。在某些实施例中，频率合成器200还包括相位控制模块(未示出)，其可以包括计数器，用于当相位回转正在发生时维护累加器的212翻转周期的测量，和选通逻辑以修改计数阈值209作为用户定义的相位步骤的函数。也就是说，用户可以决定当在不同相位在输出时钟225之间转换时相位回转的速率。
[0039]图3是示出根据实施例的累加器的方框图。在图3的实施例中，累加器212包括加法器305、减法器310、复用器315和存储器320。
[0040]该加法器305接收调整值207和先前存储的计数值。调整值207可从外部源被接收，或者可以是固定值。加法器305可以通过调整值207添加调整值207到先前存储的计数值，以便递增先前存储的计数值。然而，根据该实施例，，加法器305可以被实现为减法器，以递减所存储的计数值。在一些实施例中，计数值可以通过其他数学运算，如乘法或除法进行调整。在这些实施例中，加法器305可被实现为乘法器或除法器。
[0041 ]减法器310从由第一加法器305接收的结果中减去计数阈值209。相应地，当增加存储的计数值大于计数阈值209时，来自减法器310的结果可以被用作将残渣值。在其中加法器305被作为减法器实现的实施例中，减法器310可以被实施为加法器，并且可以加入其它组件以确定残余值。多路转换器315选择来自加法器305和减法器310的输出之一作为累加器输出325。例如，当递增后的存储的计数值小于所述计数阈值209时，多路复用器315选择从加法器的输出305，和当递增后的存储的计数值大于或等于所述计数阈值209时，多路复用器315选择来自减法器310的输出。因此，当多路转换器315选择来自减法器310的残余值，残余值可被用作复位值来调整存储的计数值。
[0042]存储器320可以存储所存储的计数值，并且可以根据需要，被实现为触发器或锁存器或其它存储装置，和/或可通过计数时钟205进行计时。在一些实施例中，一次用于计数时钟205(或其它的时间间隔为所希望的)的每个周期，存储器320可以更新所存储的计数值为多路转换器315的输出值。因此，所述存储的计数值可通过调整值调整，直到所存储的计数值满足计数阈值(例如，大于或等于计数阈值，在计数阈值的阈值差之内，或小于计数阈值)。一旦所存储的计数值满足计数阈值，所述存储的计数值可通过滚动和/或调整为残余值或重置值。例如，所存储的计数值反转之后，残余值可被存储为所存储的计数值。
[0043]图4是示出根据一个实施例存储在累加器的存储的计数值和对应的输出时钟的定时图表。图4示出其中累加器212的计数阈值209被设置为54的实施例。然而，如上所述，计数阈209可进行各种设定，并且可以进行调整，以改变输出时钟225的相位和/或频率。在图示的实施例中，累加器212存储的计数值是由8调整值递增。但是，应当理解，可以根据需要，可以使用任何调整值。当所存储的计数值被调节为复位值，诸如例如当累加器翻转时，所述存储的计数值可以被设置为过渡事件的残基(例如，所存储的计数值满足计数阈值)。在图所示的第一翻转事件中，残基是2，然后在翻转事件之后将其设置为所存储的计数值的新值。
[0044]在图示的实施例中，翻转事件之后，累加器逻辑214在温度计解码器输出中产生输出时钟225的过渡的指示(如图4的DCD输出所示)。输出时钟产生器220然后具有基于所述累加器逻辑214输出产生所指示的过渡输出时钟225。当DCD输出(例如，内插器字的位)是并行输出时，输出时钟发生器220可以序列化内插字(例如，从并行格式输出字转换为顺序格式)，以产生输出时钟2 2 5中的内插字，如从O到I或从I到O的比特的过渡，表示在输出时钟225的相应过渡。因此，输出时钟发生器220可以基于在内插字的位的过渡作为输出时钟225中对应过渡的定时选择参考时钟的转变223。
[0045]在一些实施例中，残基表示可用于调整输出时钟225中的转换的定时的基准时钟223的转换。例如，在图4实施例示出的第一翻转事件中，残基是2。累加器逻辑213和输出时钟发生器220使用残基以确定在输出时钟225中转变的定时而处理翻转事件。在示出的例子中，在存储的计数值已调整到残余2之后，累加器逻辑213和/或输出时钟发生器220表明在输出时钟225的过渡，为参考时钟223之前发生两个转变。例如，在图4的基准时钟223由数字56表示的过渡56，存储的计数值被调节到该残余2。该残余值用于计数在参考时钟223的2个转换残基，如由基准时钟223中编号54指示。输出时钟产生器220和累加器逻辑213基于基准时钟223中这一转变产生输出时钟225的过渡，并如DCD输出线和输出时钟225所示。
[0046]图5是示出频率合成器的另一个实施例的框图。图5的实施例包括第一和第二累加器212A和212B，累加器逻辑214和输出时钟发生器220。在其他实施例中，三个或更多个累加器212可以包括在频率合成器200中。第一和第二累加器212A和212B的每一个可收到计数时钟205、调整值207以及第一和第二计数阈209A和209B中的一个。然而，在一些实施例中，第一和第二累加器212A和212B可接收不同计数时钟205和/或不同的调整值207。
[0047]第一和第二累加器212A和212B的每个可具有内部结构，它是类似于图3中所示的实施例。累加器逻辑214可以从第一和第二累加器212A和212B的每个接收输出，并处理输出，以使得所述输出时钟产生器220可以产生输出时钟225。在一些实施例中，累加器逻辑214包括对应于第一和第二累加器212A和212B的第一和第二温度计解码器(未示出)。在输出到输出时钟发生器220之前，从第一和第二温度计解码器每个的输出可以被组合。例如，从第一和第二温度计解码器的输出可以通过一个异或(XOR)逻辑运算或组合或逻辑运算。
[0048]图6是示出根据一个实施例的存储在累加器中存储的计数值和对应的输出时钟的定时图表。具体而言，图6示出包括两个累加器的实施例，诸如图5的第一和第二累加器212A和B，以便使输出时钟的脉冲宽度调制。
[0049]在图6所示的实施例中，温度计解码器输出可以经由异或逻辑组合以产生DCD&X0R。然而，在其他实施例中，从第一和第二累加器212A和212B的每个的输出可以经由累加器逻辑214混合和/或交织，以产生对D⑶&异或停止线。在一些实施例中，使用异或逻辑可以允许经由单个插字指示多个转变。每个内插字的转换数量可取决于包括在频率合成器200中的累加器212的数量。累加器212中的一个(例如，第一累加器212A)可以指示在输出时钟225的上升过渡，和另一个累加器212，(例如，第二累加器212B)可以指示在输出时钟225的下降过渡。第一和第二累加器212A和212B的每一个可以独立控制。
[0050]在一些实施例中，第一和第二累加器212A和212B可以具有输出时钟225频率的一半的翻转速率，和最初可以从彼此偏移90度，也可以最初结籽到包括O度的任何其他偏移。例如，当计数阈值设定为值54，如示于图6，第一累加器212A可以结籽到O的初始存储的计数值，和第二累加器212B可以结籽到27的初始存储的计数值。在输送到输出时钟发生器220之前，从每个第一和第二累加器212A和212B的各自温度计解码器输出随后经由异或逻辑混合在一起。第一和第二累加器212A和212B是由独立的相位控制模块(未示出)驱动，脉冲宽度可以通过改变第一和第二累加器212A和212B的相应的一个的上升沿或下降沿进行调制。例如，通过相对于所述第一累加器的相位改变第二累加器212B的相位，脉冲宽度可以增加或减少。第一累加器212A的相位也可以改变，以调节脉宽，或第一和第二累加器212a和212B的相位可以同时改变。
[0051]在进一步的实施例中，通过检测翻转事件和选通的解码相位内插字，输出时钟225可以被操纵以产生跳空周期，按需正射以及伪随机输出。这可以允许支持时钟芯片到芯片数据链路同步的标准要求。本领域的技术人员将理解，基于计数电路210的一个或多个累加器212产生输出时钟225的变化所需要的累加器逻辑214的调整。
[0052]图7是示出根据一个实施例的输出时钟发生器的示意图。在图7的图示实施例中，输出时钟发生器220包括多个多路复用器402至442。所示出的实施例示出作为串行执行的输出时钟产生器220。多路复用器402、404、406和408的第一级接收每个插补字的比特。因此，在图7的实施例中，内插字是8位字。第二级和第三级包括多路转换器422，424，和442。串行器可以顺序选择内插器的字的位，以产生所述输出时钟225。此外，尽管控制多路复用器的选择的时钟不示出402至442中，包括多路复用器402到408的第一级可以以第一频率定时，包括多路转换器422和424的第二级可以作为第一频率的两倍的第二频率定时，并且包括复用器442的第三级可以两倍于第二频率的第三频率定时。在一些实施例中，输出时钟发生器220包括比图7的实施例更少或更多的多路转换器402至442。这可需要复用器，包括例如8个和16个多路转换器的行的其他行。然而，在一些实施例中，每一个多路转换器可以具有多于2个输入，因此，输出时钟发生器220可由多路转换器的较少行来实现。
[0053]图8是示出根据一个实施例的温度计解码器的图。在图8的图示实施例中，温度计解码器500包括2至3个解码器510以及多个逻辑门BI的至B6。逻辑门可以包括多个逻辑或门BO，BI和82;缓冲门B3;和多个逻辑AND门B4、B5和B6。温度计解码器可以接收三个输入A、B和C，并基于A，B和C生成多个输出。然而，图7示出的温度计解码器500仅仅是一个示例，并且任何其它的温度计解码器可用于计数电路210。
[0054]虽然各种特征和组件已在某些实施例中进行了描述，对领域中的那些普通技术人员是显而易见的其他实施例，包括不提供所有的本文所阐述的特征和优点的实施例，也在本公开的范围内。此外，上述的各种实施例可被组合以提供进一步的实施方式。此外，在一个实施例的上下文中所示的某些特征可以被并入其它实施例。因此，本公开的范围仅通过参考所附权利要求限定。
[0055]此外，如在权利要求中使用的语言，如短语“X，Y和Z中至少一个”，和/或“X，Y或Z中的至少一个”被理解为传达项，项目，引用，权利要求元件等，可以是任意的X，Y或Z，或它们的任意组合(非限制性实例:ΧΥ，ΧΖ，ΥΖ，ΧΥΖ等)。因此，这样的语言一般不旨在暗示某些实施例需要X的至少一个，Y的至少一个和Z至少一个为每个存在或要求仅一个:Χ或Y或Ζ，以排斥他人。
[0056]此外，前面的描述和权利要求书可以指元件或特征为被“连接”或“耦合”在一起。如本文中所使用的，除非明确声明，否则，“连接”的意思是一个元件/特征是直接或间接地连接到另一个元件/特征，并且不一定是机械连接。同样地，除非明确声明，否则“耦合”意指一个元件/特征直接或间接地联接到另一个元件/特征，并且不一定是机械连接。因此，虽然在附图中所示的各种原理图描绘元件和部件的示例布置，附加的居间元件、设备、特征或组件可以存在于实际的实施例中(假设所描绘的电路的功能性没被产生不利影响)。
【主权项】
1.一种频率合成器，包括:计数电路，被配置为至少部分基于输入时钟信号以调整值调整存储的计数值，并至少部分基于满足计数阈值的存储的计数值调整所存储的计数值为复位值，其中，响应于满足计数阈值的存储的计数值，所述复位值对应于所存储的计数值和计数阈值之间的差值;和输出时钟发生器，被配置为产生至少部分基于复位值的上升和下降缘的输出时钟信号， 其中，所述计数电路被进一步配置成至少部分地基于修正计数电路的翻转率而改变输出时钟信号的周期或相位中的一个。2.如权利要求1所述的频率合成器，其中，修改翻转率包括修改计数阈值。3.如权利要求1所述的频率合成器，其中，计数电路被进一步配置为响应于所述存储的计数值超过所述计数阈值确定重置值。4.如权利要求1所述的频率合成器，其中，计数电路包括: 累加器逻辑，经配置以产生标识在输出时钟信号中的上升沿和下降沿的定时的多个输出字。5.如权利要求4所述的频率合成器，其中所述输出时钟发生器还被配置为: 接收参考时钟作为输入时钟，基准时钟具有比计数电路的计数时钟输入的较高频率； 至少部分地基于输出字，选择所述参考时钟中的转变;和 至少部分地基于参考时钟的选择的转变的定时，产生所述输出时钟信号的上升或下降沿。6.如权利要求1所述的频率合成器，其中，所述计数电路是第一计数电路，所述存储的计数值是第一存储的计数值，该调整值是第一调整值，复位值是第一复位值，计阈值是第一计数阈值，并且所述翻转速率是第一翻转速率，并且其中所述频率合成器还包括: 第二计数电路，被配置为至少部分基于计数时钟信号以第二调整值来调整第二存储的计数值，并至少部分基于满足第二计数阈值的第二存储的计数值调整在所述第二存储的计数值为第二复位值，其中，响应于满足所述第二计数阈值的第二存储的计数值，所述第二复位值对应于所述第二存储的计数值和所述第二计数阈值之间的差值， 其中，所述输出时钟产生器进一步经配置以产生具有至少部分基于第二复位值的上升和下降边缘的输出时钟信号，并 其中，所述第二计数电路的第二翻转速率的定时是从该计数电路的偏移。7.如权利要求6所述的频率合成器，其中，所述计数电路被进一步配置为经由所述第一和第二存储的计数值的逻辑异或，以产生多个输出字，其中，所述输出时钟产生器进一步经配置以至少部分基于输出字产生所述输出时钟信号。8.如权利要求1所述的频率合成器，其中，所述计数电路被进一步配置为基于所存储的计数值产生多个输出字，其中输出时钟发生器还包括相位内插器，配置成按顺序重新组织所述输出字，输出时钟发生器进一步经配置以至少部分地基于所述重组输出字产生输出字的上升沿和下降沿。9.如权利要求8所述的频率合成器，其中，所述计数电路进一步配置成至少部分基于输出字生成在输出时钟信号中的跳空周期、按需η射或伪随机信号中的至少一个。10.如权利要求6所述的频率合成器，其中，第一和第二计数电路被进一步配置成至少部分地基于修改第一和第二翻转速率而改变的输出时钟信号的脉冲宽度。11.一种频率合成器，包括: 计数电路，被配置为以调整值修改存储的计数值;和 输出时钟发生器，被配置为产生至少部分基于满足计数阈值的存储计数值的上升和下降缘的输出时钟信号， 其中，所述计数电路被进一步配置成至少部分地基于修正计数电路的翻转率而改变输出时钟信号的周期或相位中的一个。12.如权利要求11所述的频率合成器，其中，该调整率是正并固定的值，计数电路进一步被配置成当所述计数阈值被满足时重置存储的计数值，响应于所存储的计数值大于所述计数阈值，所述第一计数阈值被满足。13.如权利要求12所述的频率合成器，其中所述计数电路被进一步配置为: 响应于所述计数阈值被满足，至少部分地基于所存储的计数值和计数阈值之间的差，确定复位值;和 响应于所述计数阈值被满足，重置存储的计数值为复位值。14.如权利要求11所述的频率合成器，其中计数电路包括: 累加器，配置成:i)接收计数时钟和ii)对于计数时钟的每个周期，递增所存储的计数值;和 累加器逻辑电路，经配置以产生标识在输出时钟信号的上升沿和下降沿的定时的多个输出字。15.如权利要求14所述的频率合成器，其中所述输出时钟发生器还被配置为: 接收基准时钟，基准时钟具有比计数时钟高的频率； 至少部分地基于输出字，选择在所述参考时钟的转变;和 至少部分地基于所述参考时钟的选择转变的定时，产生所述输出时钟信号的上升沿和下降沿。16.如权利要求11所述的频率合成器，所述计数电路是第一计数电路的，所述存储的计数值是第一存储的计数值，所述调整值是第一调整值，所述计数阈值是第一计数阈值，以及其中频率合成器还包括: 第二计数电路，配置成通过第二调整值来修改第二存储的计数值， 其中，所述输出时钟产生器进一步经配置以至少分基于在满足第二计数阈值的第二存储的计数值，产生具有上升和下降缘的输出时钟信号。17.—种合成输出时钟信号的方法，包括: 通过调整值修改由计数电路存储的计数值； 产生具有至少部分基于满足计数阈值的存储的计数值的上升和下降缘的输出时钟信号;并 通过修改所述计数电路的调整值改变所述输出时钟信号的周期或相位中的至少一个。18.如权利要求17所述的方法，进一步包括:其中通过修改所述计数阈值修改所述计数电路的调整值。19.如权利要求17所述的方法，其中，所述调节值是正并固定的值，所述方法还包括响应于所述计数阈值被满足重置存储的计数值，当存储的计数值大于计数阈值时，计数阈被满足。20.如权利要求19所述的方法，进一步包括: 响应于所述计数阈值被满足，至少部分地基于存储的计数值和计数阈值之间的差，确定复位值;和 响应于所述计数阈值被满足，重置存储的计数值为复位值。
【文档编号】H03L7/18GK105991132SQ201610154509
【公开日】2016年10月5日
【申请日】2016年3月18日
【发明人】O·S·布尔巴诺, M·D·麦克舍, P·R·德鲁尼安, R·P·尼尔松, 郑子蔚, B·P·杰弗里斯
【申请人】美国亚德诺半导体公司