一种正交光电编码器的任意整数分频电路的制作方法
【技术领域】
[0001] 本实用新型涉及正交解码信号的任意整数分频技术领域，具体的说，是一种正交 光电编码器的任意整数分频电路。
【背景技术】
[0002] 复杂可编程逻辑器件（Complex Programmable Logic Device, CPLD)是一种可在 线编程的逻辑器件，具有容量大，使用灵活的特点，便于升级和维护设计，能够将分立式逻 辑器件实现的功能集中在一个器件上实现，有利于减小电路板面积，增强抗干扰性。
[0003] 光电编码器是一种通过光电转换的方式将运动机构（如电动机）的输出轴的机 械几何位移量转换成脉冲或数字量的传感器，一般用于检测电动机等运动机构的速度和位 置。通常光电编码器与电动机等运动机构同轴安装，随电机轴一起旋转，产生与转速成正比 的A、B两路相位相隔90°电脉冲角，频率相同的正交编码脉冲，称作"正交光电编码器"。A、 B脉冲的频率反映了速度，两者之间的超前/滞后关系反映了方向。
[0004] 在交流伺服和高性能变频器的应用中，有时需要将电机的编码器反馈信号降频 后，传给上位机和控制器，用于位置控制或速度控制。为此，需要将正交编码器的信号做分 频输出，在交流伺服驱动器或高性能变频器上，一般都将正交编码器的分频输出作为一项 扩展技术提供给用户。数字逻辑信号的分频一般采用循环计数的方法，这种方法对于单一 信号的分频效果很好，但用在正交编码信号的分频上，则难以保证分频后的信号仍然保持 90°的相位关系。 【实用新型内容】
[0005] 本实用新型的目的在于提供一种正交光电编码器的任意整数分频电路，利用复 杂可编程逻辑器件，采用硬件语言而形成的任意整数分频电路，克服常用数字逻辑信号分 频方法的弊端，分频后的脉冲信号仍然保持90°的相位差，使用状态机，大大降低了逻辑竞 争的风险和亚稳态的出现。
[0006] 本实用新型通过下述技术方案实现：
[0007] 一种正交光电编码器的任意整数分频电路，包括在复杂可编程逻辑器件内设置的 状态记录电路及输出信号状态机，所述状态记录电路连接输出信号状态机，所述状态记录 电路内设置有寄存器组和计数器，所述寄存器组连接计数器，所述计数器连接输出信号状 态机。
[0008] 进一步的，为更好地实现本实用新型，在所述复杂可编程逻辑器件内还设置有信 号辨向电路，所述信号辨向电路连接寄存器组。
[0009] 进一步的，为更好地实现本实用新型，还包括与复杂可编程逻辑器件连接的时钟 电路，所述时钟电路与信号辨向电路连接。
[0010] 进一步的，为更好地实现本实用新型，所述寄存器组内设置有3个寄存器，且所述 寄存器为2位寄存器。
[0011] 进一步的，为更好地实现本实用新型，所述计数器采用增计数器。
[0012] 本实用新型与现有技术相比，具有以下优点及有益效果：
[0013] 本实用新型利用复杂可编程逻辑器件，采用硬件语言而形成的任意整数分频电 路，克服常用数字逻辑信号分频方法的弊端，分频后的脉冲信号仍然保持90°的相位差，使 用状态机，大大降低了逻辑竞争的风险和亚稳态的出现。
[0014] 本实用新型通过不同采样，得到编码器输入信号A、B脉冲的状态，根据需要分频 的倍数，在输出信号中插入相应数量的对应状态，以实现任意整数的分频，同时保证了输出 信号相位差仍然为90°。
【附图说明】
[0015] 图1为本实用新型的原理结构图；
[0016] 图2为正交光电编码器正转时，A、B信号与分频后信号状态分析图；
[0017] 图3为正交光电编码器反转时，A、B信号与分频后信号状态分析图；
[0018] 图4为正交光电编码器正转时，分频信号状态转换图；
[0019] 图5为正交光电编码器反转时，分频信号状态转换图；
[0020] 图6为正交编码器信号辨向状态图；
[0021] 图7为2分频的后仿真波形图。
【具体实施方式】
[0022] 以下结合附图对本实用新型的原理和特征进行描述，所举实例只用于解释本实用 新型，并非用于限定本实用新型的范围。
[0023] 实施例1 :
[0024] 一种正交光电编码器的任意整数分频电路，如图1、2所示，包括在复杂可编程逻 辑器件内设置的状态记录电路及输出信号状态机，所述状态记录电路连接输出信号状态 机，所述状态记录电路内设置有寄存器组和计数器，所述寄存器组连接计数器，所述计数器 连接输出信号状态机。
[0025] 所述寄存器组用于保存输入到状态记录电路内的信号的状态值；
[0026] 所述计数器，用于记录输入到状态记录电路内的信号的状态变化次数，当计数器 的计数值达到分频系数时，计数器清零，同时发出一个输出状态改变的信号；
[0027] 所述输出信号状态机，接收计数器所发出的输出状态改变的信号，并根据方向和 输出信号当前状态，改变输出信号的状态，最终，得到分频脉冲信号和。
[0028] 本实用新型所述输出信号状态机可以选用现有的状态机，可以利用EDA平台将信 号转换成为综合的Verilog HDL程序代码；本实用新型所述信号辨向电路可以采用现有的 信号细分辨向电路。
[0029] 实施例2:
[0030] 本实施例是在上述实施例的基础上进一步优化，如图1所示，进一步的，为更好地 实现本实用新型，在所述复杂可编程逻辑器件内还设置有信号辨向电路，所述信号辨向电 路连接寄存器组，信号辨向电路内设置有采样电路，用于采集A信号和B信号，而后用寄存 器组保存A信号和B信号的状态值。
[0031] 实施例3:
[0032] 本实施例是在上述实施例的基础上进一步优化，如图1所示，进一步的，为更好地 实现本实用新型，还包括与复杂可编程逻辑器件连接的时钟电路，所述时钟电路与信号辨 向电路连接，在使用时，信号辨向电路在时钟电路的参考作用下完成A信号及B信号的同步 采样。
[0033] 实施例4:
[0034] 本实施例是在上述任一实施例的基础上进一步优化，如图1所示，进一步的，为更 好地实现本实用新型，所述寄存器组内设置有3个寄存器，且所述寄存器为2位寄存器， 一个2位寄存器保存输入到状态记录电路内的信号，即A信号及B信号的当前状态（now_ state)，一个2位寄存器保存输入到状态记录电路内的信号，即A信号及B信号的前一个时 钟时的状态（pre_ State)，最后一个2位寄存器保存输入到状态记录电路内的信号，即A信 号及B信号的前两个时钟时的状态（pre_pre_state)。
[0035] 实施例5:
[0036] 本实施例是在上述任一实施例的基础上进一步优化，进一步的，为更好地实现本 实用新型，如图1所示，所述计数器采用增计数器，增计数器用于记录输入到状态记录电路 内的信号，即A信号及B信号的状态变化次数，当计数器的计数值达到分频系数时，计数器 清零，同时发出一个输出状态改变的信号。
[0037] 实施例6 :
[0038] 本实施例是在上述任一实施例的基础上进一步优化，在进行信号采样时，设定正 交编码器正转时，A信号超前B信号90°，正交编码器反转时，B信号超前A信号90°。 当正交编码器正转，如图2所示，A信号和B信号的状态变化）
【主权项】
1. 一种正交光电编码器的任意整数分频电路，其特征在于：包括在复杂可编程逻辑器 件内设置的状态记录电路及输出信号状态机，所述状态记录电路连接输出信号状态机，所 述状态记录电路内设置有寄存器组和计数器，所述寄存器组连接计数器，所述计数器连接 输出信号状态机。
2. 根据权利要求1所述的一种正交光电编码器的任意整数分频电路，其特征在于：在 所述复杂可编程逻辑器件内还设置有信号辨向电路，所述信号辨向电路连接寄存器组。
3. 根据权利要求2所述的一种正交光电编码器的任意整数分频电路，其特征在于：还 包括与复杂可编程逻辑器件连接的时钟电路，所述时钟电路与信号辨向电路连接。
4. 根据权利要求1或2或3所述的一种正交光电编码器的任意整数分频电路，其特征 在于：所述寄存器组内设置有3个寄存器，且寄存器为2位寄存器。
5. 根据权利要求1或2或3所述的一种正交光电编码器的任意整数分频电路，其特征 在于：所述计数器采用增计数器。
【专利摘要】本实用新型涉及一种正交光电编码器的任意整数分频电路，包括在复杂可编程逻辑器件内设置的状态记录电路及输出信号状态机，所述状态记录电路连接输出信号状态机，所述状态记录电路内设置有寄存器组和计数器，所述寄存器组连接计数器，所述计数器连接输出信号状态机，本实用新型利用复杂可编程逻辑器件，采用硬件语言而形成的任意整数分频电路，克服常用数字逻辑信号分频方法的弊端，分频后的脉冲信号仍然保持90°的相位差，使用状态机，大大降低了逻辑竞争的风险和亚稳态的出现。
【IPC分类】H03K23-00
【公开号】CN204597934
【申请号】CN201520346303
【发明人】姜向龙, 刘军锋, 夏永强, 陈志勇
【申请人】合康变频科技（武汉）有限公司
【公开日】2015年8月26日
【申请日】2015年5月26日