一种应用于分数分频锁相环的低杂散线性化电路结构的制作方法
【技术领域】
[0001] 本发明设及射频集成电路技术领域，尤其设及一种应用于分数分频锁相环的低杂 散线性化电路结构。
【背景技术】
[0002] 在无线通信发射/接收机中，锁相环是一个重要的模块，它为数据的发射和接收提 供时钟，其中电荷累锁相环因其宽的捕获范围，是锁相环架构的首选。在电荷累锁相环中， 锁定时间是一个重要的指标，环路锁定时间由环路的带宽决定，宽的环路带宽对应着小的 锁定时间，然而，环路带宽一般只能取参考信号频率的1/20~1/10,所W大的参考信号频率 是设计快速锁定所必需的。对于多个通道khanne 1)的应用中，小的分辨率(resolution)是 设计所追求的，但是在整数分频电荷累锁相环中，通道的分辨率为参考信号的频率，所W小 的参考频率才能实现好的分辨率，由此可知，整数分频锁相环中小的分辨率和小的锁定时 间是一个矛盾。
[0003] 然而，对于分数分频锁相环，即使使用大的参考频率也能实现小的分辨率，但是， 相对于整数分频锁相环，分数分频锁相环中有更多的设计难点，其中一大难点是由于PFD/ CP的非线性性引起的noise folding(噪声混叠)效应，噪声混叠效应将会导致带内噪声恶 化，如附图1所示。消除PFD/CP的非线性，常用的方法采用固定偏置电流，如附图2所示，该偏 置电流使环路锁定后PH)的输入信号波形REF和Div之间引入一个固定的相位差，该固定的 相位差使PFD和CP传输特性的非线性区下移，从而避免了 PFD和CP传输特性的非线性性。但 是固定相位差会导致的电荷累向环路滤波器周期性的充放电，从而使VCO的电压控制波形 有较大的纹波，从而恶化了参考杂散。差的参考杂散也会对P化环路输出波形的抖动 (jitter)有明显贡献，所W，既能采用偏置电流消除PFD/CP的非线性引起的噪声混叠，又不 会导致参考杂散恶化的线性化技术成了分数分频锁相环设计的追求目标。
【发明内容】
[0004] 基于【背景技术】存在的技术问题，本发明提出了一种应用于分数分频锁相环的低杂 散线性化电路结构。
[0005] 本发明提出的一种应用于分数分频锁相环的低杂散线性化电路结构，包括:PFD/ CP、复制PFD/CP、环路滤波器、压控振荡器和分频器;PFD/CP包括第一鉴频鉴相器和第一电 荷累;复制P抑/CP包括第二鉴频鉴相器和第二电荷累；
[0006] 第一鉴频鉴相器的第一输入端、第二鉴频鉴相器的第一输入端和第二输入端用于 获取参考信号;压控振荡器的输出信号作为锁相环的输出信号;压控振荡器的输出端连接 分频器的输入端，分频器的输出端连接第一鉴频鉴相器的输入端；
[0007] 输出信号经过分频器产生分频信号并输入第一鉴频鉴相器;第一鉴频鉴相器的输 出端连接第一电荷累输入端，其根据参考信号和分频信号产生具有相位差的UPl信号和DNl 信号;并根据UPl信号和DNl信号控制第一电荷累产生第一偏置电流；
[0008] 第二鉴频鉴相器的输出端连接第二电荷累的输入端，第二鉴频鉴相器根据获取的 两路参考信号产生具有相位差的UP3信号和DN2信号用于控制第二电荷累产生第二偏置电 流；
[0009] 环路滤波器的输入端分别连接第一电荷累的输出端和第二电荷累的输出端，第一 偏置电流和第二偏置电流合路形成环路滤波器的输入电流，环路滤波器的输出端连接压控 振荡器的输入端用于根据输入电流向压控振荡器输入电压信号。
[0010] 优选地，Iupi、Idni之间的失配与Iup2、Idn2之间的失配相同，其中，Iup功第一电荷累 的充电电流，Idni为第一电荷累的放电电流，IuP2为第二电荷累的充电电流，Idn2为第二电荷 累的充电电流。
[0011]优选地，第二鉴频鉴相器中引入有第一延时单元用于对UP2信号和DN2信号延时输 出。
[001 ^ 优选地，第一延时单元的延时时间to= Ins。
[0013] 优选地，第二鉴频鉴相器中引入有第二延时单元用于对第二鉴频鉴相器输出的 UP2信号延时输出W获得与DN2信号不同脉冲宽度的UP3信号，并通过UP3信号和DN2信号控 制第二电荷累输出的第二偏置电流为脉冲电流。
[0014] 优选地，第二延时单元的延时时间ti =化S。
[0015] 优选地，还包括调制器，其输入端连接分频器的输出端，其输出端连接分频器的控 制端;调制器根据分频器的输出信号控制分频器工作。
[0016] 本发明提出了一种应用于分数分频锁相环的低杂散线性化电路结构，不仅能消除 分数分频锁相环中由于非线性性引起的噪声折叠，而且该线性化技术不会使参考杂散恶 化。本发明采用第二鉴频鉴相器PFD2和第二电荷累CP2去产生第二偏置电流INET2,该第二偏 置电流使环路锁定后第一鉴频鉴相器PFDl的输入信号即参考信号和分频信号之间引入一 个固定的相位差，该固定的相位差使第一鉴频鉴相器PFDl/第一电荷累CPl传输特性的非线 性区下移，从而避免了第一鉴频鉴相器PFDl/第一电荷累CPl传输特性的非线性性。在环路 锁定后，由具有固定相位差的UPl信号和DNl信号控制第一电荷累CPl充放电，假如忽略luPi、 Idni之间的失配与Iup2、Idn2之间的失配，则第一电荷累CPl产生的第一偏置电流Ineti和第二 电荷累CP2产生的第二偏置电流INET2大小相等，即在环路滤波器上没有周期性的充放电过 程，从而该线性化的技术不会使参考杂散恶化。
[0017] 本发明提出了一种应用于分数分频锁相环的低杂散线性化电路结构，不仅能消除 由于PFD/CP的非线性性引起的噪声混叠效应，使得化L(锁相环)输出的带内噪声得到了改 善，而且不会恶化参考杂散，使得化L输出波形参考杂散很低。
【附图说明】
[0018] 图1为由于CP充放电电流失配导致的PFD/CP传输特性非线性。
[0019] 图2为采用固定偏置电流技术消除P抑/CP传输特性非樂性性。
[0020] 图3为采用脉冲偏置电流技术消除PFD/CP传输特性非线性性。
[0021] 图4为提出的脉冲偏置电流线性化技术的电路框图。
[0022] 图5为在没有线性化技术时化L的输出噪声。
[0023] 图6为采用固定偏置电流线性化技术时化L的输出噪声及频谱图。
[0024] 图7为采用脉冲偏置电流线性化技术时化L的输出噪声及频谱图。
【具体实施方式】
[0025] 参照图4,本发明提出的一种应用于分数分频锁相环的低杂散线性化电路结构，包 括:P抑/CP、复制P抑/CP、环路滤波器、压控振荡器VC0、分频器Divider、调制器DSM(Del化-Sigma Modulator) JFD/CP包括第一鉴频鉴相器P抑巧日第一电荷累CPl，复制PFD/CP包括第 二鉴频鉴相器P抑2和第二电荷累CP2。
[00%]第一鉴频鉴相器P抑1的第一输入端、第二鉴频鉴相器P抑2的第一输入端和第二输 入端均与参考信号端连接用于获取参考信号Fref。压控振荡器VCO的输出信号作为锁相环的 输出信号Fout。压控振荡器VCO的输出端连接分频器Divider的输入端，分频器Divider的输 出端分别连接第一鉴频鉴相器PFDl的输入端和调制器DSM的输入端，调制器DSM的输出端连 接分频器D i V i der的控制端。
[0027]输出信号FOUT经过分频器Divider产生分频信号Div并输入第一鉴频鉴相器P抑1， 调制器DSM根据分频器Divider的输出的信号Div对分频器Divider的分频比进行调节，从而 实现分数分频。第一鉴频鉴相器P抑1的输出端连接第一电荷累CPl输入端，其根据参考信号 Fref和分频信号Div产生具有相位差的UPl信号和DNl信号，并根据UPl信号和DNl信号控制第 一电荷累CPl产生第一偏置电流Ineti。
[002引第二鉴频鉴相器PFD2的输出端连接第二电荷累CP2的输入端，第二鉴频鉴相器 PFD2根据获取的两路参考信号Fref产生具有相位差的UP3信号和DN2信号用于控制第二电荷 累CP2产生第二偏置电流INET2。
[0029] 环路滤波器的输入端分别连接第一电荷累CPl的输出端和第二电荷累CP2的输出 端，第一偏置电流Ineti和第二偏置电流INET2合路形成环路滤波器的输入电流Inet。环路滤波 器的输出端连接压控振荡器VCO的输入端用于根据输入电流Inet向压控振荡器VCO输入电压 信号，压控振荡器VCO根据输入电压信号产生锁相环的输出信号Fout。
[0030] 本实施方式中，复制PFD/CP与P抑/CP的区别仅仅在于第二鉴频鉴相器P抑2相较于 第一鉴频鉴相器PFDl引入了两个第二延时单元Tl,故而由于使用复制PFD/CP，使得IupiJdni 之间的失配与Iup2、Idn2之间的失配相同，其中，Iupi为第一电荷累CPl的充电电流，Idni为第一 电荷累CPl的放电电流，IUP2为第二电荷累CP2的充电电流，IDN2为第二电荷累CP2的充电电 流。
[0031] 本实施方式中，第二鉴频鉴相器PFD2包括第一触发器DFFl、第二触发器DFF2、第一 延时单元To、相位比较器和两个第二延时单元Ti。第二鉴频鉴相器P抑2包括第一输出端子和 第二输出端子。第二鉴频鉴相器PFD2的结构为：第一触发器DFFl的输出端和第二触发器 DFF2的输出端均通过第一延时单元To'连接相位比较器的输入端，第二触发器DFF2与第一 延时单元To之间还串联有一个第二延时单元Tl,第一输出端子通过一个第二延时单元Tl分 别连接第一触发器DFFl输出端和相位比较器的第一输出端，第二输出端子分别连接第二触 发器DFF