一种全集成低功耗数模混合分频器的制造方法
【技术领域】
[0001] 本发明涉及锁相环领域，具体涉及一种全集成低功耗数模混合分频器。
【背景技术】
[0002] 分频器是锁相环环路中重要的电路模块之一，在锁相环中，将分频器模块的输出 信号的相位和频率与输入参考信号Vref的相位和频率进行鉴频鉴相，鉴频鉴相后的信号 经压控振荡器产生射频本振信号后进入分频器模块，由分频器模块实现分频。先前的锁相 环分频器模块只是使用模拟分频的方式来实现，并没有集成数字分频模块，这样的设计并 不足以适应高频情况下的分频在性能上的需要，而在片外的数字分频模块连接到锁相环芯 片又会产生功耗及占用面积较大等问题，已逐渐无法满足现今高精度的频率合成器技术， 如为相干解调提取参考载波，建立位同步等。
【发明内容】
[0003] 本发明的目的就是提供一种全集成低功耗数模混合分频器，其可有效解决上述问 题，得到高质量的分频信号、减小芯片面积、降低功耗。
[0004] 为实现上述目的，本发明采用以下技术方案进行实施：
[0005] 一种全集成低功耗数模混合分频器，其特征在于：包括前后顺次连接的鉴频鉴相 器、电荷泵、压控整荡器、环路滤波器和预分频器，预分频器和鉴频鉴相器之间设置有数模 混合分频器模块，数模混合分频器模块由前后顺次连接的模拟分频器和数字分频器组成， 鉴频鉴相器的输入端与数模混合分频器模块的输出端相连接，数模混合分频器模块的输入 端与预分频器的输出端相连接。
[0006] 上述技术方案中，采用数模混合分频技术，模拟分频器部分采用电流模逻辑（CML) 电路，以适应高频率情况下的分频，分频至64MHz时，采用数字分频器完成至4MHz的分频。 这样的安排可以减小芯片面积，降低功耗。而且高频情况下采用CML电路，可以得到高质量 的分频信号。
【附图说明】
[0007] 图1为本发明的结构原理图；
[0008] 图2为鉴频鉴相器的电路结构原理图；
[0009] 图3为缓冲级模块的电路结构原理图；
[0010] 图4为二分频模块的电路原理图；
[0011] 图5为数字分频器的电路原理图。
【具体实施方式】
[0012] 为了使本发明的目的及优点更加清楚明白，以下结合实施例对本发明进行具体说 明。应当理解，以下文字仅仅用以描述本发明的一种或几种具体的实施方式，并不对本发明 具体请求的保护范围进行严格限定。
[0013] 本发明采取的技术方案如图1所示，一种全集成低功耗数模混合分频器，包括前 后顺次连接的鉴频鉴相器11、电荷泵12、压控整荡器13、环路滤波器14和预分频器15,预 分频器15和鉴频鉴相器11之间设置有数模混合分频器模块，数模混合分频器模块由前后 顺次连接的模拟分频器16和数字分频器17组成，鉴频鉴相器11的输入端与数模混合分频 器模块的输出端相连接，数模混合分频器模块的输入端与预分频器的输出端相连接。模拟 分频器16模块采用电流模逻辑（CML)电路，数字分频器17采用数字DFF触发器构成。本 发明在传统分频器结构基础上，采用集成数模混合分频的方式，减小芯片面积，降低功耗， 而且高频情况下采用CML电路，可以得到高质量的分频信号。电荷泵12、压控整荡器13、环 路滤波器14和预分频器15的实施可参照传统锁相环分频器。
[0014] 以下通过具体实施来对本发明进行具体说明：
[0015] 图2为鉴频鉴相器11的电路结构原理图，电路结构包括两个D触发器和一个与 门。鉴频鉴相器11包括触发器DA、DB和与门AND，触发器DA的D输入端连接电源电压，触 发器DA的CLK输入端接入信号A，触发器DA的输出端QA连接高电位UP;触发器DB的D输 入端接地，触发器DB的CLK输入端接入信号B，触发器DB的输出端QB连接低电位DOWN;触 发器DA、DB的置位输入端RESET相连接；与门AND的输入端分别连接高电位UP和低电位 DOWN，与门AND的输出端分别连接触发器DA、DB的置位输入端RESET。鉴频鉴相器11的作 用是鉴别输入参考信号Vref?与数模混合分频器模块的输出反馈信号的频率与相位差的作 用，信号A、B分别代表输入参考信号Vref与数模混合分频器模块的输出反馈信号。
[0016] 模拟分频器16由前后顺次连接的缓冲级模块和二分频模块组成，缓冲级模块和 二分频模块的具体实施方案如图3、4所示。
[0017] 缓冲级模块包括晶体管Ml、M2、M3、M4、M5、M10、Ml1、M16、Ml7和电阻R5、R6 ;晶体 管M4、M10的栅极分别连接缓冲级模块的正输入端V1+、V2+，晶体管M5、Mil的栅极分别连 接缓冲级模块的负输入端V1-、V2-;电阻R6的一端和晶体管M17的漏极连接且两者的接点 接入缓冲级模块的正输出端Vout+，电阻R5的一端和晶体管M16的漏极连接且两者的接点 接入缓冲级模块的负输出端Vout-，电阻R5、R6的另一端分别与电阻R7的一端相连接；晶 体管Ml的漏极分别连接晶体管M4、M5的源极，晶体管M4的漏极分别连接晶体管M6、M8的 漏极和电阻R1的一端，晶体管M5的漏极分别连接晶体管M9、M7的漏极和电阻R2的一端； 晶体管M2的漏极分别连接晶体管M10、M11的源极，晶体管M10的漏极分别连接晶体管M12、 M14的漏极和电阻R3的一端，晶体管Mil的漏极分别连接晶体管M13、M15的漏极和电阻R4 的一端；电阻Rl、R2、R3、R4、R7的另一端均接地；晶体管M3的漏极分别连接晶体管M16、 M17的源极，晶体管11819114115的源极相连并连接到晶体管組6的栅极，晶体管116、17、 M12、M13的源极相连并连接到晶体管M17的栅极；晶体管M6、M9的栅极接信号A1，晶体管 M7、M8的栅极接信号A3,晶体管M13、M14的栅极接信号A0,晶体管M12、M15的栅极接信号 A2〇
[0018] 二分频模块包括晶体管M18、M19,晶体管M18、M19的源极接地，晶体管M18、M19 的栅极均连接偏置电压Vbias，晶体管M18的漏极分别连接晶体管M20、M21的源极，晶体管 M19的漏极分别连接晶体管M22和晶体管M23的源极，晶体管M20、M23的栅极分别连接时 钟信号CK，晶体管M21、M22的栅极分别连接时钟信号CKb;晶体管M20的漏极分别连接晶体 管M24、M25的源极，晶体管M21的漏极分别连接晶体管M26、M27的源极，晶体管M22的漏极 分别连接晶体管M28、M29的源极，晶体管M23的漏极分别连接晶体管M30、M31的源极；晶 体管M24的栅极连接晶体管M31的漏极，晶体管M25的栅极连接晶体管M30的漏极，晶体管 M24的漏极分别连接电阻R8的一端和晶体管M26的漏极，晶体管M25的漏极分别连接电阻 R9的一端和晶体管M27的漏极，晶体管M26的栅极接晶体管M27的漏极，晶体管M26的漏极 连接正输出端Vout2+，晶体管M27的栅极接晶体管M26的漏极，晶体管M27的漏极连接负输 出端Vout2-;晶体管M28的