一种带置位和复位信号的复用两数据输入主从型d触发器的制造方法
【技术领域】
[0001]本实用新型涉及一种带置位和复位信号的复用两数据输入主从型D触发器，属于数字电路设计领域。
【背景技术】
[0002]随着CMOS工艺的发展，芯片制造早已进入亚微米水平，目前最先进的工艺甚至已经小于15nm，按照摩尔定律的预测，2015年单颗集成电路上可容纳的晶体管数量将超过26亿。目前数模混合工艺芯片是芯片设计制造领域的主流，一般来说，数字电路的版图能占到芯片整体面积的60%以上。因此，在不影响芯片性能的前提下，减小数字电路的面积将大大降低芯片的制造成本，同时也会有效的减少芯片的功耗。
[0003]D触发器是数字系统中重要的时序器件，在时钟分频和数据锁存应用中必不可少，同时由于该器件包含的管子数量众多，因此减少D触发器的数量能有效的减小芯片的面积。
[0004]传统的带置位和复位的D触发器逻辑图参见图1。传统带置位和复位的D触发器都是单数据输入，只能实现对单通道数据的锁存。主锁存电路由第一或门ORl、第一与非门NANDl、第一反相器INVl及第二传输门TG2组成，从锁存器由第二或门0R2、第二与非门NAND2、第二反相器INV2及第四传输门TG4组成。其中，第一传输门TGl的输入接数据输入端D，输出接第一或门ORl的一个输入端，第一或门ORl的另外一个输入端接复位信号R，输出接第一与非门NANDl的一个输入端，第一与非门NANDl的另外一个输入端接置位信号S，第一与非门NANDl的输出端接第一反相器INVl的输入端，第一反相器INVl的输出接第二传输门TG2的输入端，第二传输门TG2的输出端接第一或门ORl的一个输入端。第三传输门TG3的输入端接第一与非门NANDl的输出端，第三传输门TG3的输出端接第二或门0R2的一个输入端，第二或门0R2的另外一个输入端接复位信号R，输出接第二与非门NAND2的一个输入端，第二与非门NAND2的另外一个输入端接置位信号S，第二与非门NAND2的输出端接输出端口 Q，第二反相器INV2的输入接输出端口 Q，其输出接接第四传输门TG4的输入端，第四传输门TG4的输出接第二或门0R2的一个输入端。第三反相器INV3的输入接第二与非门NAND2的输出端，第三反相器INV3的输出接输出端口 QN。其中传输门的关断与否受时钟信号的控制，为了对输出信号进行整形及增大输出信号的驱动能力，在输出端可以加两组反相器或缓冲器。
[0005]传统的带置位和复位的D触发器有两个缺点:其一是传统D触发器为单数据输入结构，如果实现双数据输入，不可避免要使用两组D触发器，如此一来势必会增加MOS管数量，在D触发器大量使用的条件下，多余MOS管造成的芯片面积浪费不可忽视;其二是传统的D触发器采用一个传输门与两个反相器组成锁存电路，该结构的锁存电路在版图实现时会产生比较大的寄生电容。
【实用新型内容】
[0006]针对传统带置位和复位的D触发器存在的不足，本实用新型提供一种带置位和复位信号的复用两数据输入主从型D触发器。
[0007]本实用新型为解决上述技术问题采用以下技术方案:
[0008]本实用新型提供一种带置位和复位信号的复用两数据输入主从型D触发器，包括数字输入选择电路、主锁存电路、从锁存电路以及用于隔离反相的三态门，其中，
[0009]所述数字输入选择电路包括第一至第五PMOS管以及第一至第五匪OS管，其中，第一 PMOS管的栅极连接数据选择控制信号，源极连接电源，漏极连接第三PMOS管的源极;第三PMOS管的栅极连接第二数据输入端，漏极连接第五PMOS管的源极;第二 PMOS管的栅极连接第一数据输入端，源极连接电源，漏极连接第四PMOS管的源极;第四PMOS管的栅极连接数据选择控制信号的反相信号，漏极连接第五PMOS管的源极;第五PMOS管的栅极连接时钟信号，漏极连接第五匪OS管的漏极;第五WOS管的栅极连接时钟信号的反相信号，源极分别连接第三匪OS管的漏极和第四匪OS管的漏极;第三NMOS管的栅极连接第二数据输入端，源极连接第一 NMOS管的漏极;第一 NMOS管的栅极连接数据选择控制信号的反相信号，源极接地;第四匪OS管的栅极连接数据选择控制信号，源极连接第二匪OS管的漏极;第二NMOS管的栅极连接第一数据输入端，源极接地；
[0010]所述主锁存电路包括第六至第十PMOS管以及第六至第十NMOS管，其中，第六PMOS管的栅极连接第十PMOS管的漏极，源极连接电源，漏极连接第七PMOS管的源极;第七PMOS管的栅极连接时钟信号的反相信号，漏极分别连接第五NMOS管的漏极和第七匪OS管的漏极；第七匪OS管的栅极连接时钟信号，源极连接第六NMOS管的漏极;第六匪OS管的栅极连接第六PMOS管的栅极，源极接地;第八PMOS管的栅极连接复位信号的反相信号，源极连接电源，漏极分别连接第九PMOS管的源极和第十PMOS管的源极;第九PMOS管的栅极连接第七PMOS管的漏极，漏极连接第六PMOS管的栅极;第十PMOS管的栅极连接置位信号，漏极连接第六PMOS管的栅极;第八NMOS管的栅极连接复位信号的反相信号，漏极连接第六PMOS管的栅极，源极接地;第十NMOS管的栅极连接第七PMOS管的漏极，漏极连接第六PMOS管的栅极，源极连接第九NMOS管的漏极;第九NMOS管的栅极连接置位信号，源极接地；
[0011 ]所述从锁存电路包括第十三至第十七PMOS管以及第十三至第十七匪OS管，其中，第十三PMOS管的栅极连接复位信号，源极连接电源，漏极分别连接第十六PMOS管的漏极、第十三NMOS管的漏极和第十四NMOS管的漏极；第十四PMOS管的栅极连接置位信号的反相信号，源极连接电源，漏极连接第十五PMOS管的源极;第十五PMOS管的栅极连接输出端，漏极连接第十六PMOS管的源极;第十六PMOS管的栅极连接时钟信号；第十三匪OS管的栅极连接置位信号的反相信号，源极分别连接第十五NMOS管的源极和第十六NMOS管的漏极;第十六NMOS管的栅极连接复位信号，源极接地;第十四NMOS管的栅极连接时钟信号的反相信号，源极连接第十五WOS管的漏极;第十五NMOS管的栅极连接输出端;第十七PMOS管的栅极分别连接第十三PMOS管的漏极和第十七NMOS管的栅极，源极连接电源，漏极连接输出端;第十七NMOS管的漏极连接输出端，源极接地；
[0012]所述三态门的输入端连接第十PMOS管的漏极，输出端连接第十三PMOS管的漏极。
[0013]作为本实用新型的进一步优化方案，所述三态门包括第^^一PMOS管、第十二PMOS管以及第i^一NMOS管、第十二 NMOS管，其中，第^^一PMOS管的栅极分别连接第i^一NMOS管的栅极、第十PMOS管的漏极，源极连接电源，漏极连接第十二 PMOS管的源极;第十二 PMOS管的栅极连接时钟信号的反相信号，漏极分别连接第十二 NMOS管的漏极、第十三PMOS管的漏极；第十二匪OS管的栅极连接时钟信号，源极连接第^^一WOS管的漏极，第^^一NMOS管的源极接地。
[0014]作为本实用新型的进一步优化方案，还包括第一输入信号处理电路，用以对数据选择控制信号进行反相;所述第一输入信号处理电路包括第十九PMOS管和第十九NMOS管，其中，第十九PMOS管的栅极和第十九NMOS管的栅极连接，两者的公共端作为输入端，输入数据选择控制信号;第十九PMOS管的源极连接电源，第十九NMOS管的的源极接地;第十九PMOS管的漏极和第十九NMOS管的漏极连接，两者的公共端作为输出端，输出数据选择控制信号的反相信号。
[0015]作为本实用新型的进一步优化方案，还包括第二输入信号处理电路，用以对时钟信号进行反相;所述第二输入信号处理电路包括第二十PMOS管和第二十NMOS管，其中，第二十PMOS管的栅极和第二十匪OS管的栅极连接，两者的公共端作为输入端，输入时钟信号;第二十PMOS管的源极连接电源，第二十匪OS管的源极接地；第二十PMOS管的漏极和第二十NMOS管的漏极连接，两者的公共端作为输出端，输出时钟信号的反相信号。
[0016]作为本实用新型的进一步优化方案，还包括第三输入信号处理电路，用以对复位信号进行反相;所述第三输入信号处理电路包括第二 i^一PMOS管和第二 ^^一NMOS管，其中，第二十一 PMOS管的栅极和第二十一WOS管的栅极连接，两者的公共端作为输入端，输入复位信号;第二i^一PMOS管的源极连接电源，第二^^一NMOS管的的源极接地;第二^^一PMOS管的漏极和第二十一 NMOS管的漏极连接，两者的公共端作为输出端，输出复位信号的反相信号。
[0017]作为本实用新型的进一步优化方案，还包括第四输入信号处理电路，用以对置位信号进行反相;所述第四输入信号处理电路包括第二十二 PMOS管和第二十二 NMOS管，其中，第二十二 PMOS管的栅极和第二十二WOS管的栅极连接，两者的公共端作为输入端，输入置位信号;第二十二 PMOS管的源极连接电源，第二十二 NMOS管的的源极接地;第二十二 PMOS管的漏极和第二十二 NMOS管的漏极连接，两者的公共端作为输出端，输出置位信号的反相信号
[0018]本实用新型采用以上技术方案与现有技术相比，具有以下技术效果:本实用新型采用数据输入选择电路、主锁存电路和从锁存电路，两组数据首先进入数据输入选择电路，在数据选择控制信号SE的控制下只选通一路数据进入到锁存电路，也就是说同一时刻有且只有一路数据能进入主从型D触发器。之后数据在时钟信号的控制下由主锁存器流入从锁存器，并输出给后续电路，实现主从型D触发器的复用。在正常数据锁存输出的同时，电路可以在置位信号和复位信号的作用下，对输出进行置位或者复位操作;采用一个三态门和一个反相器的形式，虽然在管子数量上和传统D触发器相同，但是三态门源漏共享的结构占用了比传输门更小的版图面积，减小了寄生电容，提升了电路响应速度。
【附图说明】
[0019]图1是传统的带置位和复位信号的主从型D触发器逻辑电路示意图。
[0020]图2是本实用新型的电路示意图。
[0021]其中，PM1-PM22是第一PMOS管-第二十二 PMOS管；匪1-NM22是第一匪OS管-第二十二NMOS管;DO是第一数据输入端;Dl是第二数据输入端;Q是输出端;CK是时钟信号;CKN是时钟信号的反相信号;SE是数据选择控制信号;SEN是数据选择控制信号的反相信号;S