专利名称：具有拥塞控制功能的异步传输模式切换装置的制作方法
技术领域：
本发明涉及一种ATM(异步传输模式)切换装置，其包含一个ABR(有效比特率)服务类别并在数据传输端和数据接收端进行速率控制，更具体的涉及一种使用RM(资源管理)信元进行拥塞控制的ATM切换装置。
当在用户终端之间建立ABR类别的ATM连接时，用户端的数据发送端周期性的向用户端的数据接收端发送与通常的数据信元混合的RM信元。数据接收端将所接收的RM信元发送回数据发送端。通过数据发送端产生RM信元并有时通过ATM切换装置产生新的RM信元。在RM信元被发送回数据发送端时将拥塞数据写入到RM信元中以表示连接的拥塞状态。当接收到拥塞数据时，数据发送端根据拥塞数据自适应的控制发送速率ACR(所允许的信元速率)。
在
图13A和13B中示出了通过作为ATM通讯的人为分组(deliberation group)的ATM论坛所定义的RM信元的格式。参考图13A，RM信元格式的第一个5-字节域为用于具有PTI(有效负荷型标识符)＝110的标准ATM信元标题的域。PTI＝110表示信元为RM信元。RM协议标识符的域表示使用RM信元的服务的分类。“1”被分配给ABR服务。
信息类型的域包含一个DIR子域、一个BN子域、一个CI子域、一个NI子域和一个RA子域，如图13B中所示。每个子域都由一比特构成。
DIR子域表示RM信元的发送方向。当RM信元的发送方向与数据信元相同时，将“0”分配给RM信元。此方向是指前向方向。此RM信元是指前向RM信元。另一方面，当在与数据信元的发送方向相反的方向上发送RM信元时，将“1”分配给RM信元。此方向是指后向方向。此RM信元指后向RM信元。当接收到前向RM信元时，数据接收端将DIR子域变为“1”，然后将改变的RM信元发送回数据发送端。
BN子域表示RM信元产生方。“0”表示RM信元是由数据发送端产生的而“1”表示RM信元是由数据接收端或ATM切换机产生的。
CI子域被用于通知用户端网络的拥塞。当ATM切换装置检测到任何的拥塞时，或当数据接收端接收到其中的EFCI(显式前向拥塞标识符)位被设定为“1”的数据信元时，设定CI子域。如果所接收到的后向RM信元的CI子域被设定到“1”，需要降低数据发送端的发送速率。
M子域被用于防止数据发送端增大发送速率。如果所接收到的后向RM信元的NI子域被设定到“1”，数据发送端不增大发送速率。
RA子域为未被ATM论坛使用的区域。同样，被备用的为备用空间。
作为ER(显式速率)值，数据发送端首先描述最大的发送速率PCR(峰值信元速率)。具有作为ER值的最大发送速率PCR的RM信元在前向方向上被发送。当将RM信元发送到后向方向上时，在连接的线路上通过每个ATM切换装置将ER值降低到所允许的值。
当发送RM信元时，将数据发送端的发送速率写入到RM信元的CCR的域中。
在MCR(最小信元速率)的域中设定发送RM信元的连接线路的最小发送速率。
QL和SN的域为未被ATM论坛使用的区域。
所备用的区域为使用目的未被确定的空域。
当后向RM信元通过ATM切换装置时，在ATM连接线路上的每个ATM切换装置进行对后向RM信元的资源管理(RM)的更新操作，其中的资源管理数据包含表示拥塞状态和可行的发送速率ER(显式速率)的数据。更具体的，如果确定产生了拥塞状态，ATM切换装置将CI位设定到“1”。
同样，当ATM切换装置包含计算可行发送速率ER的功能时，ATM切换装置选择已经被写入到接收后向RM信元的ER值和由ATM切换装置计算的ER值中较小的一个。然后，ATM切换装置将所选的ER值写入到后向RM信元的ER域中。
在点对多点型的ABR连接中，将数据从数据发送端发送到多个数据接收端。在此种的ABR连接中，将后向RM信元从多个数据接收端发送回数据发送端，并通过ATM切换装置在线路的分布点进行采集。只有表示被写入到采集的后向RM信元中的拥塞数据的最差拥塞状态的数据被作为后向RM信元从ATM切换装置发送回数据发送端。即，进行后向RM信元的合并操作。
在使用上述的ER值的ABR速率控制中，需要知道信元缓冲器中逻辑序列的状态用于计算ER值。然而，当使用多个信元缓冲器时，对每个信元缓冲器单独进行发送速率的计算。因此，在通过使用低发送速率的信元缓冲器的ABR连接中，发送速率未被写入到ATM切换装置中。另一方面，在通过使用高发送速率的不同的信元缓冲器的ABR连接中，将发送速率重新写入到ATM切换装置中。在此情况下，当即使ABR连接通过同一个ATM切换装置而使用的输入侧信元缓冲器不同时，发送速率也彼此不同。因此，无法保证所谓的公平分布(公平分配)。
同时，如果为其中使用了单个信元缓冲器的共享存储型的ATM切换装置，可保证公平的分布。然而，在共享存储型ATM切换装置的情况下，由于信元缓冲器所使用的存储器的存取速度的原因，很难实现ATM切换装置的大容量交换容量及增加信元缓冲器的数量。
结合上面的描述，在日本专利申请公开(JP-A-Heisei 10-65678)中揭示了一种ATM切换装置。在此文献中，ATM切换装置包含纤芯切换部分(40)，其在高速率输入/输出接口之间具有ATM信元切换功能，一个扩充的输入缓冲器模块部分(50)以将多个低速率输入线路(91)多路复用为高速输入接口(71)，和一个扩充的输出缓冲器模块部分(60)以将来自高速率输出接口(72)的输出多路分用为多个低速输出线路(93)。在扩充的输入缓冲器模块部分(50)中对每个输出接口和每个服务类别进行排序和在扩充的输出缓冲器模块部分(60)中对每个服务类别和每个输出线路进行排序是可能的。纤芯切换部分(40)发送一个反压(back pressure)信号(101)而扩充输出缓冲器模块部分(60)发送反压信号(102和103)。因此，可增大通过量，并保证使用相同输出线路的VC之间通过量的公平分布，并限制在ATM切换装置中的拥塞。
同样，在与日本审查专利申请(JP-B-Heisei 7-44543)对应的日本专利公开(JP-A-Heisei 6-209330)中揭示了一种在ATM切换装置中的拥塞检测方法。在此文献中，ATM模式的中继线路和任意的通讯系统的终端被容纳在切换系统中。并对信元缓冲器中信元序列的序列长度数据进行监控。通过监控的结果确定每单位时间的序列长度数据的变化。根据所确定的变化预测单位时间后的序列长度数据。当所预测的序列长度数据超过在切换系统中预先设置的阈值时，可预测发生了拥塞，并将拥塞控制的启始请求发送到切换系统。
同时，在日本专利公开(JP-A-Heisei 9-247174)中揭示了一种ATM通讯网络。在此文献中，在基于ABR系统的终端和ATM切换系统之间和基于拥塞通知控制系统的ATM切换装置之间进行拥塞控制。
同时，在日本专利公开(JP-A-Heisei 9-247181)中揭示了一种ATM通讯网络。在此文献中，解决了对每个虚拟信道进行业务测量的困难。为此，替代对每个虚拟信道的业务的测量，可根据中继ATM切换装置之间或中继ATM切换装置和用户ATM切换装置之间网络区域中的缓冲器序列长度数据对拥塞进行测量。同时，还可根据用户ATM切换装置和每个所容纳的终端之间的缓冲器序列长度数据对拥塞进行检测。
因此，本发明的目的在于提供一种ATM切换装置，其可容易的实现大容量的交换并增大单位缓冲器的量。
本发明的另外的一个目的在于提供一种ATM切换装置，其具有多个信元缓冲器，并可保证在通过同一ATM切换装置的ABR连接之间公平的分布(公平的分配)。
本发明的另外的一个目的在于提供一种ATM切换装置，其具有多个信元缓冲器，并可对点对多点的ABR连接的后向RM信元进行合并操作。
为了实现本发明的一个方面，ATM(异步传输模式)切换装置包含多个输入侧信元缓冲器和一个切换部分。多个输入侧信元缓冲器中的每一个都具有多个第一逻辑序列。切换部分具有多个分别与多个输入侧信元缓冲器和多个输出接口相连的输入接口。多个输入侧信元缓冲器的每一个产生表示多个第一逻辑序列的每一个的拥塞状态的输入缓冲器拥塞数据，并写入与特定信元中的每个特定信元对应的输入缓冲器拥塞数据。特定的信元为空信元或后向RM(资源管理)信元。切换部分从多个输入侧信元缓冲器的每个接收每个信元，并当所接收到的信元为特定信元时获得输入缓冲器拥塞数据。同时，切换部分从所获得的针对所有的接收特定信元的输入缓冲器拥塞数据计算系统拥塞数据。系统拥塞数据表示ATM切换装置的拥塞状态。切换部分更新所接收的特定信元，从而被写入到接收的特定信元中的系统拥塞数据和ER(显式速率)数据中的较小的一个被作为新的ER数据写入到接收的特定信元中。然后，切换部分根据被更新的特定信元的标题从多个输出接口中所选择的一个输出被更新的特定信元。
这里，多个输入侧信元缓冲器的每个可包含第一信元存储部分、第一多路分用部分、第一写控制部分、第一读控制部分、第一序列长度数据监控部分和第一信元重写部分。第一信元存储部分具有多个第一逻辑序列。第一多路分用部分根据每个信元的标题选择多个第一逻辑序列中的一个。第一写控制部分根据用于所选的第一逻辑序列的写指示符控制第一信元存储部分，从而信元被存储到所选的第一逻辑序列中。第一读控制部分根据读指示符控制第一信元存储部分，从而从多个第一逻辑序列中读出被存储的信元。第一序列长度数据监控部分从写指示符和读指示符确定所选的第一逻辑序列的序列长度数据，并根据被确定的序列长度数据对所选的第一逻辑序列产生输入缓冲器拥塞数据。第一信元重写部分将输入缓冲器拥塞数据写入到从所选的第一逻辑序列读出的特定的信元中并输出带有被写到切换部分的输入缓冲器拥塞数据的特定信元。在此情况下，输入缓冲器拥塞数据为被确定的序列长度数据。另外，输入缓冲器拥塞数据为通过与每个信元相关的第一逻辑序列的长度所计算的输入缓冲器ER数据。
同时，切换部分可包含多个收集部分、切换部分、第一拥塞控制部分、和多个第二信元重写部分。多个收集部分分别被提供到多个输入接口。多个收集部分中的每个接收被读出的信元并从通过对应的多个输入侧信元缓冲器中的一个提供的每个读出的特定信元收集输入缓冲器拥塞数据。切换部分根据特定信元的标题针对多个输出接口中的一个切换特定信元。第一拥塞控制部分通过所收集的输入缓冲器拥塞数据计算系统拥塞数据。为多个输出接口中的一个提供多个第二信元重写部分中的一个。同时，多个第二信元重写部分的每个更新所读出的特定信元，从而被写入到读出的特定信元中的系统拥塞数据和ER数据中的较小的一个被作为新的ER数据写入到被读出的特定信元中，并从所选的输出接口中输出被更新的特定信元。在此情况下，输入缓冲器拥塞数据的长度可为与特定信元相关的第一逻辑序列的长度。第一拥塞控制部分从所收集的序列长度数据计算系统拥塞数据。另外，输入缓冲器拥塞数据可为从与特定信元相关的第一逻辑序列长度计算出的输入缓冲器ER数据。此时，第一拥塞控制部分选择由多个收集部分收集的输入缓冲器拥塞数据中的最差的一个作为系统拥塞数据。
同时，多个收集部分中的每个可确定后向RM信元是否与点对点连接或点对多点连接相关，并当其确定后向RM信元与点对多点连接相关时放弃后向RM信元。在此情况下，当其确定后向RM信元与点对多点连接相关时第一拥塞控制部分针对被放弃的后向RM信元产生新的具有给定的ER数据的后向RM信元。同时，多个与被放弃的后向RM信元相关的第二信元重写部分中的一个插入由第一拥塞控制部分产生的新的后向RM信元。
同时，ATM切换装置可包含多个输出侧信元缓冲器，每个具有多个第二逻辑序列。多个输出侧缓冲器中的每个产生表示多个第二逻辑序列的每个的拥塞状态的输出缓冲器拥塞数据，并将从切换部分输出的特定信元进行更新，从而与被输出的特定信元对应的输出缓冲器拥塞数据和被写入到被输出的特定信元中的ER数据中的较小的一个被作为新的ER数据写入到被输出的特定信元中，并输出被更新的特定信元。在此情况下，多个输出侧信元缓冲器中的每个可包含第二信元存储部分、第二多路分用部分、第二写控制部分、第二读控制部分、第二拥塞控制部分和第三个第二信元重写部分。第二信元存储部分具有多个第二逻辑序列。第二多路分用部分根据每个信元的标题选择其中的一个第二逻辑序列。第二写控制部分根据用于所选的第二逻辑序列的写指示符控制第二信元存储部分，从而信元被存储进所选的第二逻辑序列中。第二读控制部分根据读指示符控制第二信元存储部分，从而被存储的信元被从多个第二逻辑序列读出。第二拥塞控制部分从写指示符和读指示符计算输出缓冲器拥塞数据。第三个第二信元重写部分更新被读出的特定信元，从而输出缓冲器拥塞数据和被写入到读出特定信元中的ER数据中的较小的一个被写入到读出特定信元中作为新的ER数据，并输出被更新的特定信元。
图1为根据本发明的第一实施例的ATM切换装置的结构方框图；图2为根据本发明的第一实施例的ATM切换装置的输入侧信元缓冲器的结构方框图；图3为根据本发明的第一实施例的ATM切换装置的ATM切换部分的结构方框图；图4为根据本发明的第一实施例的ATM切换装置的输出侧信元缓冲器的结构方框图；图5为根据本发明的第二实施例的ATM切换装置的结构方框图；图6为根据本发明的第二实施例的ATM切换装置的输入侧信元缓冲器的结构方框图；图7为根据本发明的第二实施例的ATM切换装置的ATM切换部分的结构方框图；图8为根据本发明的第二实施例的ATM切换装置的输出侧信元缓冲器的结构方框图；图9为在ABR连接中的反馈型拥塞控制的方框图；图10为由多个ATM切换装置和多个终端构成的ATM通讯网络的一个实例的方框图；图11为一个ATM切换装置的实例的方框图，其中在多个ABR连接之间无法进行公平的分布；图12为点对多点连接的实例的结构方框图；图13A和13B为RM信元格式的示意图，其是在ATM通讯中作为人为分组通过ATM论坛进行限定的；图14为逻辑序列长度数据的设置实例的示意图。
接着，将结合相应的附图对本发明的ATM切换装置进行描述。
首先，对在ATM网络中对ABR服务类别的拥塞控制进行描述。
图9为在ABR连接中反馈型拥塞控制的方框图。参考图9，其为当通过ATM切换装置200在数据发送端210和数据接收端220之间建立ABR连接时的情况。此后，从数据发送端向数据接收端发送除了用户数据信元以外还发送后向RM信元。
图10为其中建立了多个ABR连接的网络的公平分布的实例方框图。参考图10，在此网络中，三个ATM切换装置200、201和202、和四个数据发送端210、211、212和213、及四个数据接收端220、221、222和223通过分别具有150Mbps传输带的传输路径300、301、302、303、304、305、306、307、308和309相连。
在图10中所示的网络中，在ATM切换装置200和ATM切换装置201之间的传输路径303上建立数据发送端210、211和212及数据接收端220、221和222之间的连接。因此，在每个连接中可用的传输带为50Mbps，其是通过将150Mbps的传输带除3获得的。
同时，在ATM切换装置201和ATM切换装置202之间的传输路径307上建立数据发送端212和213与数据接收端222和223之间的连接。因为对两个连接使用150Mbps的传输带，通过将150Mbps的传输带除2而确定出75Mbps。然而，在两个传输路径303和307上的数据发送端213和数据接收端223之间的连接中，在传输路径303中已经将传输带限定到50Mbps。因此，100Mbps(150Mbps-50Mbps)的传输带被分配作为数据发送端213和数据接收端223之间的连接的传输带。
接着，将对当使用多个输入侧信元缓冲器时无法保证公平分布的原因进行描述。参考图11，将由三个ATM切换装置200、201和202、四个数据发送端210、211、212和213、和四个数据接收端220、221、222和223构成的网络作为实例进行描述。
三个ATM切换装置200、201和202中的每个都为所谓的输入/输出缓冲器型ATM切换装置，其具有输入侧信元缓冲器和输出侧信元缓冲器。为了简化描述，假设为2×2的ATM切换装置。
2×2的ATM切换装置200、201和202中的每个都具有两个输入接口和两个输出接口。在输入接口的前面设置输入侧信元缓冲器。同时，在输出接口的后面设置输出侧信元缓冲器。同样，假设数据发送端210和数据接收端220使用其中带被备用的CBR连接。同时，假设数据发送端211和数据接收端221使用其中带被备用的VBR连接。同时，假设数据发送端212和213及数据接收端222和223使用ABR连接。同时，假设数据发送端210和211通过第一输入侧信元缓冲器10-1、ATM切换装置200中的ATM切换部分20和第一输出侧缓冲器30-1和ATM切换装置201与数据接收端220和221相连。同时，假设数据发送端212和数据接收端222被通过第一输入侧信元缓冲器10-1、ATM切换装置200中的ATM切换部分20和第二输出侧缓冲器30-2和ATM切换装置202相连。而且，假设数据发送端213和数据接收端223被通过第二输入侧信元缓冲器10-2、ATM切换装置200中的ATM切换部分20和第二输出侧缓冲器30-2和ATM切换装置202相连。
使用第一输入侧信元缓冲器10-1将信元从数据发送端212输入到ABR连接中。信元容易被备用在第一输入侧信元缓冲器10-1中，这是因为从数据发送端210和211存在被输入的信元。因此，在第一输入侧信元缓冲器10-1中被备用的信元数增多且逻辑序列长度数据变长。其结果，确定产生了拥塞，数据发送端212通过ABR连接的拥塞控制降低传输速率。
另一方面，使用第二输入侧信元缓冲器10-2从数据发送端213输入信元。由于不存在另外一个连接，信元不被备用在第二输入侧信元缓冲器10-2中。因此，逻辑序列长度数据被保持短并确定未发生拥塞。其结果，数据发送端213增大发送速率。
在此情况下，当分别确定拥塞状态时，在通过同一ATM切换装置的ABR连接中产生差别。在此情况下，无法进行ABR连接之间的公平分布。
接着，将参考图12描述在点对多点连接中后向RM信元的合并操作变得必要的原因。
在图12中，网络由一个数据发送端210、一个ATM切换装置200、和四个数据接收端220、221、222和223构成。在数据发送端210和四个数据接收端220、221、222和223之间建立点对多点的ABR连接。
在ABR连接中，数据发送端210向数据接收端220、221、222和223发送用户数据信元和前向RM信元。从数据发送端210发送的每个信元在ATM切换装置200中被复制为四个并被发送到各个数据接收端220、221、222和223。各个数据接收端220、221、222和223彼此独立的将后向RM信元发送回到数据发送端210。在此情况下，四个后向RM信元被通过ATM切换装置200发回到数据发送端210。在错误状态，从数据接收端发回到用户数据信元的RM信元的比率为3％。因此，当在ATM切换装置200中不进行后向RM信元的合并操作时，所有的后向RM信元被发送到数据发送端210。其结果，RM信元与用户数据信元的比率为12％(3％的四倍)。
按照同样的方式，当在ATM切换装置200中复制35个信元时，从ATM切换装置200发回到数据发送端210的后向RM信元的数为35，而后向RM信元与数据信元的比率变为3％×35＞100％。因此，在某些的情况下，在数据发送端210和ATM切换装置200之间的传输路径中后向RM信元的量超过带容量。因此，需要对后向RM信元进行合并操作。
接着，将详细描述根据本发明的第一实施例的ATM切换装置。图1为根据本发明的第一实施例的ATM切换装置的方框图。
参考图1，第一实施例中的ATM切换装置包含输入侧缓冲器10-0到10-n(n为大于0的整数)、ATM切换部分20和输出侧信元缓冲器30-0到30-n。通过输入线路i输入信元，并暂时存储在输入侧信元缓冲器10-0到10-n中的一个10-i中。然后，根据来自输入侧信元缓冲器10-i的QoS控制规则读出被存储的信元并将其发送到相应的一个ATM切换部分20的输入接口中。ATM切换部分20对从输入侧信元缓冲器10-i提供到由信元指定的其中一个输出接口的信元进行切换。因此，信元被从输出接口输出到输出侧信元缓冲器30-0到30-n中相应的一个30-j中。输出侧信元缓冲器30-j将从ATM切换部分20提供的信元输出到相应的一个输出线路上。
图2为在第一实施例的ATM切换系统中的输出侧信元缓冲器10-0的结构方框图。所有的输入侧信元缓冲器都具有相同的结构。
参考图2，第一实施例中的输入侧信元缓冲器10-0由QoS多路分用部分(DEMUX)11、写控制部分12、信元暂时存储部分13、读控制部分14、逻辑序列长度数据监控部分15和信元重写部分16构成。
信元暂时存储部分13由被逻辑分开的多个QoS逻辑序列#0到#n构成。QoS多路分用部分11将通过输入线路#0输入的信元根据信元的标题数据分配到每个QoS类别、每个输出路由或每个VC中的其中一个逻辑序列#0到#n中。同时，QoS多路分用部分11将其中存储信元的逻辑序列和信元的长度通知给写控制部分12。
写控制部分12具有用于逻辑序列#0到#n的写指示符。当其中存储信元的逻辑序列被从多路分用部分11通知时，写控制部分12将与逻辑序列对应的写指示符输出到信元暂时存储部分13。因此，写控制部分12控制信元暂时存储部分13以进行逻辑序列中的信元的写操作。同时，写控制部分12在写操作后将写指示符输出到逻辑序列长度数据监控部分15。
读控制部分14具有用于逻辑序列#0到#n的读指示符。同时，读控制部分14执行规则以选择其中的一个逻辑序列#0到#n。因此，读控制部分14控制信元暂时存储部分13以进行来自逻辑序列的信元的读操作。同时，读控制部分14在读操作后输出读指示符到逻辑序列长度数据监控部分15。
逻辑序列长度数据监控部分15根据来自写控制部分12的写指示符和来自读控制部分14的读指示符监控和检测逻辑序列#0到#n的长度。同时，逻辑序列长度数据监控部分15可具有一个计时器并计算每个预定时间中的平均逻辑序列长度数据。当从逻辑序列读出信元时，逻辑序列监控部分15将逻辑序列长度数据输出到信元重写部分16。
当读出的信元为空信元或后向RM信元时，信元重写部分16根据来自逻辑序列长度数据监控部分15的逻辑序列长度数据将逻辑序列长度数据写入到所读出的信元的空域中预定部分中。因此，读出的信元被更新。然后，信元重写部分16将被更新的信元输出到ATM切换装置20的相应的一个输入接口。
图3为图1中的第一实施例中的ATM切换部分20的结构方框图。
第一实施例中的ATM切换部分20由逻辑序列长度收集部分21-0到21-n、ATM切换部分22、拥塞控制部分23和信元重写部分24-0到24-n构成。
逻辑序列长度收集部分21-0到21-n分别被提供到输入接口。每个逻辑序列长度收集部分21-0到21-n监控从输入侧信元缓冲器10-0到10-n中的一个发送的信元。逻辑序列长度收集部分21确定发送的信元是否为用户数据信元、后向RM信元或空信元。同时，当其确定所发送的信元为后向RM信元时，逻辑序列长度收集部分21确定后向RM信元是否与点对多点连接或点对点连接相关。
当所发送的信元为用户数据信元时，逻辑序列长度收集部分21无操作的通过到ATM切换部分22。另一方面，当所发送的信元为后向RM信元或空信元时，逻辑序列长度收集部分21从所接收的信元的空域中获得逻辑序列长度数据。将被获得的逻辑序列长度数据发送到拥塞控制部分23。与点对点连接和空信元相关的后向RM信元被发送到ATM切换部分22。另一方面，与点对多点相关的后向RM信元被放弃用于合并操作。因此，可防止与点对多点相关的后向RM信元被提供到ATM切换部分22。
ATM切换部分22向根据信元的标题数据所确定的输出接口切换一个信元。
拥塞控制部分23根据从通过逻辑序列长度收集部分21-0到21-n收集的所有的输入侧信元缓冲器10提供的逻辑序列长度数据进行对拥塞数据的计算。即，拥塞控制部分23通过输入侧信元缓冲器10的缓冲器长度计算整个ATM切换装置的作为拥塞数据的ER值。
同时，拥塞控制部分23具有一个计时器(未示出)，在每个预定的时间周期内更新所计算的拥塞数据并将其通知给信元重写部分24-0到24-n作为拥塞数据。而且，拥塞控制部分23产生具有给定的ER值的与合并操作中的点对多点连接相关的后向RM信元。给定的ER值可为所计算的ER值。
每个信元重写部分24-0到24-n监控从ATM切换部分22输出的信元。如果被输出的信元为后向RM信元，信元重写部分24将后向RM信元的ER值更新为被写入到后向RM信元自身中的ER值和通过拥塞控制部分23计算的拥塞数据(ERs值)中较小的一个。即，信元重写部分24计算min(ERs，ER)并将其输出。同时，对后向RM信元的合并操作，信元重写部分24具有插入由拥塞控制部分23产生的后向RM信元的功能。
在通过ATM论坛所确定的后向RM信元的格式中，需要用特定的位格式填充空域。因此，信元重写部分24同样具有重写空域的功能，其中逻辑序列长度数据已经被写有由ATM论坛确定的特定的位模式。
图4为图1的第一实施例的输出侧缓冲器30的结构方框图。所有的输出侧信元缓冲器都具有相同的结构。
参考图4，第一实施例中的输出侧缓冲器30-0由QoS多路分用部分(DEMUX)31、写控制部分32、信元暂时存储部分33、读控制部分34、拥塞控制部分35和信元重写部分36构成。
信元暂时存储部分33由多个被逻辑分开的QoS逻辑序列#0到#n构成。QoS多路分用部分31将通过输入线路#0输入的每个QoS类别、每个输出路由或每个VC的信元根据信元的标题数据分配到其中的一个逻辑序列#0到#n中。同时，QoS多路分用部分31将其中存储信元的逻辑序列和信元的长度通知给写控制部分32。
写控制部分32具有用于逻辑序列#0到#n的写指示符。当其中存储信元的逻辑序列被从多路分用部分31通知时，写控制部分32将与逻辑序列对应的写指示符输出到拥塞控制部分35。因此，写控制部分32控制信元暂时存储部分33以进行逻辑序列中的信元的写操作。同时，写控制部分32在写操作后将写指示符输出到拥塞控制部分35。
读控制部分34具有用于逻辑序列#0到#n的读指示符。同时，读控制部分34执行规则以选择其中的一个逻辑序列#0到#n。因此，读控制部分34控制信元暂时存储部分33以进行来自逻辑序列的信元的读操作。同时，读控制部分34在读操作后输出读指示符到拥塞控制部分35。
拥塞控制部分35分别通过来自写控制部分32的写指示符和来自读控制部分34的读指示符计算逻辑序列长度数据，并根据所计算的逻辑序列长度数据计算拥塞数据。即，拥塞控制部分35计算每个逻辑序列的作为拥塞数据的ERo值。
同时，拥塞控制部分35可具有一个计时器(未示出)，在每个预定的时间周期内更新所计算的拥塞数据并将其通知给信元重写部分36。
信元重写部分36监控从信元暂时存储部分33输出的信元。如果被输出的信元为后向RM信元，信元重写部分36将后向RM信元的ER值更新为被写入到后向RM信元自身中的ER值和通过拥塞控制部分35计算的拥塞数据(ERo值)中较小的一个。即，信元重写部分24计算min(ERo，ER)并将其输出。
接着将对第一实施例中的ATM切换装置进行描述。
从线路向输入侧信元缓冲器10-0到10-n中的一个发送被输入的信元。
位于输入侧信元缓冲器10中的QoS DEMUX11具有一个呼叫控制程序，和一个为每个连接设定的逻辑序列号管理表(未示出)。逻辑序列号管理表是根据信元的标题数据制定的以进行呼叫的设定和消除。逻辑序列号被发送到写控制部分12和逻辑序列长度数据监控部分15，而信元被发送到信元暂时存储部分13。
写控制部分12将信元的写操作指示到信元暂时存储部分13。
如果信元要从信元暂时存储部分13被读出时，读控制部分14将读操作指示给信元暂时存储部分13。此时，读控制部分14将读取信元的逻辑序列号通知给逻辑序列长度数据监控部分15。
当从信元暂时存储部分13读出的信元通过信元重写部分16时，确定信元的类别。如果信元为用户信元，则信元可按其自身通过信元重写部分16。另一方面，如果信元为后向RM信元或空信元，信元重写部分16根据来自逻辑序列长度数据监控部分15的逻辑序列长度数据对信元设定逻辑序列长度数据。图13示出了通过ATM通讯的人为分组的ATM论坛定义的RM信元的格式。图14示出了逻辑序列长度数据的一个设定实例。输入侧信元缓冲器号、逻辑序列号和逻辑序列的序列长度数据可被作为应作为逻辑序列长度数据进行通知的数据。
从输入侧信元缓冲器10输出的信元被发送到ATM切换部分20，如图3中所示。当被发送到ATM切换部分20的信元通过为ATM切换装置的每个切换接口而提供的逻辑序列长度收集部分21时，对信元的类别进行确定。如果信元为用户信元则该信元通过逻辑序列长度收集部分21。另一方面，如果信元为后向RM信元，逻辑序列长度收集部分21根据后向RM信元的标题数据确定后向RM信元的连接形式。如果后向RM信元的连接形式为点对点连接，逻辑序列长度收集部分21获得逻辑序列长度数据。另一方面，如果后向RM信元的连接形式为点对多点连接，逻辑序列长度收集部分21获得逻辑序列长度数据然后放弃后向RM信元。如果信元为空信元，逻辑序列长度收集部分21获得逻辑序列长度数据。
通过拥塞控制部分23收集通过逻辑序列长度收集部分21获得的逻辑序列长度数据。在ATM切换缓冲器输出信元中的输入侧信元缓冲器的逻辑序列号的信元中收集逻辑序列长度数据。并计算和保持ATM切换信元中的每个逻辑序列号和输出接口的作为整个切换机的拥塞数据的ER值。
通过ATM切换部分22切换已经通过逻辑序列长度收集部分21的信元，并通过信元重写部分24且被输出到输出侧信元缓冲器30。
当从ATM切换部分22输出的信元通过信元重写部分24时，确定信元是否为后向RM信元。如果信元为后向RM信元，根据后向RM信元的标题数据确定后向RM信元的连接形式。将后向RM信元自身的ER值和通过拥塞控制部分23计算的ERs值进行比较，且表示拥塞中的最差状态的min(ERs，ER)被设定作为后向RM信元的ER值。此时，通过信元重写部分16在后向RM信元的空域中设定的逻辑序列长度数据上写满通过ATM论坛定义的位模式。此后，将信元输出到输出侧信元缓冲器30。
同时，拥塞控制部分23通过执行在ATM论坛文献ATM 94-07772中示出的针对点对多点连接中的后向RM信元的合并操作的规则而产生针对点对多点连接的后向RM信元并将发送请求通知给信元重写部分24。
当从ATM切换部分22输出的信元为空信元并对来自拥塞控制部分23的点对多点连接存在一个后向RM信元的发送请求时，信元重写部分24对点对多点连接进行对后向RM信元的插入并向输出侧信元缓冲器30输出。
图5为根据本发明的第二实施例的ATM切换装置的结构方框图。
参考图5，第二实施例中的ATM切换装置包含输入侧缓冲器110-0到110-n(n为大于0的整数)、ATM切换部分120和输出侧信元缓冲器130-0到130-n。通过输入线路i输入信元并被暂时存储在输入侧信元缓冲器110-0到110-n中的一个110-i中。然后，根据来自输入侧信元缓冲器110-i的QoS控制规则读出被存储的信元并发送到ATM切换部分120的相应的一个输入接口中。ATM切换部分120将从输入侧信元缓冲器110-i提供的信元切换到通过信元指定的一个输出接口上。因此，信元被从输出接口输出到输出侧信元缓冲器130-0到130-n中的相应的一个130-j上。输出侧信元缓冲器130-j将从ATM切换部分20提供的信元输出到相应的一个输出线路上。
通过ATM切换部分120收集多个输入侧信元缓冲器110-0到110-n的ERi值，计算整个ATM切换装置的ERs值。因此，即使系统使用多个输入侧信元缓冲器110-0到110-n，也可保证通过不同的输入侧信元缓冲器110-0到110-n的连接之间的公平性。
图6为输入侧信元缓冲器110-0的结构方框图。所有的输入侧信元缓冲器110-0都具有相同的结构。
参考图6，第二实施例中的输入侧信元缓冲器110-0包含QoS多路分用部分(DEMUX)111、写控制部分112、信元暂时存储部分113、读控制部分114、拥塞控制部分115和信元重写部分116。
信元暂时存储部分113包含被逻辑分开的多个QoS逻辑序列#0到#n。QoS多路分用部分111将通过输入线路#0输入的信元根据信元的标题数据分配到每个QoS类别、每个输出路由或每个VC中的其中一个逻辑序列#0到#n中。同时，QoS多路分用部分111将其中存储信元的逻辑序列和信元的长度通知给写控制部分112。
写控制部分112具有用于逻辑序列#0到#n的写指示符。当其中存储信元的逻辑序列被从多路分用部分111通知时，写控制部分112将与逻辑序列对应的写指示符输出到信元暂时存储部分113。因此，写控制部分112控制信元暂时存储部分113以进行逻辑序列中的信元的写操作。同时，写控制部分112在写操作后将写指示符输出到拥塞控制部分115。
读控制部分14具有用于逻辑序列#0到#n的读指示符。同时，读控制部分14执行规则以选择其中的一个逻辑序列#0到#n。因此，读控制部分114控制信元暂时存储部分113以进行来自逻辑序列的信元的读操作。同时，读控制部分114在读操作后输出读指示符到拥塞控制部分115。
拥塞控制部分115根据来自写控制部分112的写指示符和来自读控制部分114的读指示符监控和检测逻辑序列#0到#n的长度。然后，拥塞控制部分115从逻辑序列长度数据计算拥塞数据或ERi值。拥塞控制部分115可具有一个计时器(未示出)，并将每个预定时间周期的输入侧信元缓冲器的ERi的平均值设定作为ERi值。拥塞控制部分115将ERi值作为拥塞数据提供到信元重写部分116。
当读出的信元为空信元或后向RM信元时，信元重写部分116将通过拥塞控制部分115计算的拥塞数据与后向RM信元自身的拥塞数据进行比较。然后，信元重写部分设定min(ERi，ER)作为ER值。因此，对被读出的信元进行更新。然后，信元重写部分116将被更新的信元输出到ATM切换部分120的相应的一个输入接口。
图7为根据本发明的第二实施例的ATM切换装置中的ATM切换部分120的结构方框图。
第二实施例中的ATM切换装置120包含ER值收集部分121-0到121-n、ATM切换部分122、拥塞控制部分123和信元重写部分124-0到124-n。
分别为输入接口提供ER值收集部分121-0到121-n。每个ER值收集部分121-0到121-n监控从相应的一个输入侧信元缓冲器110-0到110-n发送的信元。ER值收集部分121确定发送的信元是否为用户数据信元、后向RM信元或空信元。同时，当其确定所发送的信元为后向RM信元时，ER值收集部分121确定后向RM信元是否与点对多点连接或点对点连接相关。
当所发送的信元为用户数据信元时，ER值收集部分121无操作的通过到ATM切换部分122。另一方面，当所发送的信元为后向RM信元或空信元时，ER值收集部分121从所接收的信元的空域中获得ER值。将被获得的ER值发送到拥塞控制部分123。与点对点连接和空信元相关的后向RM信元被发送到ATM切换部分122。另一方面，与点对多点相关的后向RM信元被放弃用于合并操作。因此，可防止与点对多点相关的后向RM信元被提供到ATM切换部分122。
ATM切换部分122向根据信元的标题数据所确定的输出接口切换一个信元。
拥塞控制部分123根据从输入侧信元缓冲器110-0到110-n收集的ER值保存表示整个ATM切换装置的拥塞数据的最差拥塞状态的作为ERs值的最小的ER值。
同时，拥塞控制部分123具有一个计时器(未示出)，在每个预定的时间周期内更新被保存的拥塞数据并将其通知给信元重写部分124-0到124-n作为拥塞数据。而且，拥塞控制部分123产生具有给定的ERs值的与合并操作中的点对多点连接相关的后向RM信元。给定的ERs值可为所计算的ERs值。
每个信元重写部分124-0到124-n监控从ATM切换部分122输出的信元。如果被输出的信元为后向RM信元，信元重写部分124将后向RM信元的ER值更新为被写入到后向RM信元自身中的ER值和被拥塞控制部分23保存的拥塞数据(ERs值)中较小的一个。即，信元重写部分124计算min(ERs，ER)并将其输出。同时，对后向RM信元的合并操作，信元重写部分124具有插入由拥塞控制部分123产生的后向RM信元的功能。
在通过ATM论坛所确定的后向RM信元的格式中，需要用特定的位格式填充空域。因此，信元重写部分24同样具有重写空域的功能，其中逻辑序列长度数据已经被写有由ATM论坛确定的特定的位模式。
图8为第二实施例的输出侧信元缓冲器30的结构方框图。所有的输出侧信元缓冲器都具有相同的结构。
参考图8，第二实施例中的输出侧信元缓冲器130-0由QoS多路分用部分(DEMUX)131、写控制部分132、信元暂时存储部分133、读控制部分134、拥塞控制部分135和信元重写部分136构成。
信元暂时存储部分133由被逻辑分开的多个QoS逻辑序列#0到#n构成。QoS多路分用部分131将通过输入线路#0输入的信元根据信元的标题数据分配到每个QoS类别、每个输出路由或每个VC中的其中一个逻辑序列#0到#n中。同时，QoS多路分用部分131将其中存储信元的逻辑序列和信元的长度通知给写控制部分132。
写控制部分132具有用于逻辑序列#0到#n的写指示符。当其中存储信元的逻辑序列被从多路分用部分131通知时，写控制部分132将与逻辑序列对应的写指示符输出到拥塞控制部分135。因此，写控制部分132控制信元暂时存储部分133以进行逻辑序列中的信元的写操作。同时，写控制部分132在写操作后将写指示符输出到拥塞控制部分135。
读控制部分134具有用于逻辑序列#0到#n的读指示符。同时，读控制部分134执行规则以选择其中的一个逻辑序列#0到#n。因此，读控制部分134控制信元暂时存储部分133以进行来自逻辑序列的信元的读操作。同时，读控制部分134在读操作后输出读指示符到拥塞控制部分135。
拥塞控制部分135分别根据来自写控制部分32的写指示符和来自读控制部分34的读指示符计算逻辑序列长度数据，并根据所计算的逻辑序列长度数据计算拥塞数据。即，拥塞控制部分135对每个逻辑序列计算ERo值以作为拥塞数据。
信元重写部分136监控和检测来自信元暂时存储部分133的信元。如果被输出的信元为后向RM信元，信元重写部分136将后向RM信元的ER值更新为被写入到后向RM信元自身中的ER值和通过拥塞控制部分135计算的拥塞数据(所计算的ERo值)中的较小的一个。即，信元重写部分24计算min(ERo，ER)并在计算后将其输出。
在第一实施例中，存在一个好处，对输入侧信元缓冲器无需用于ER计算的电路，从而可减少整个ATM切换装置的硬件的量。然而，从输入侧信元缓冲器发送到ATM切换部分的逻辑序列长度数据具有大于ER值的数据量。
相反的，在第二实施例中，输入侧信元缓冲器需要一个用于ER计算的电路，从而整个ATM切换装置的硬件量增多。然而，从输入侧信元缓冲器发送到ATM切换部分的拥塞数据的数据量大于逻辑序列长度数据。
接着，将对第二实施例中的拥塞控制部分的ATM切换装置的操作进行描述。
将被输入的信元从线路发送到图6中所示的输入侧信元缓冲器110。
输入侧信元缓冲器110中的QoS DEMUX 111具有一个信元控制程序，和一个为每个连接设定的逻辑序列号管理表(未示出)。逻辑序列号管理表是根据信元的标题数据制定的以进行信元的设定和消除。同时，将逻辑序列号发送到写控制部分112和拥塞控制部分115，而信元被发送到信元暂时存储部分113。
写控制部分112指示信元暂时存储部分113的信元进行写操作。如果要从信元暂时存储部分113读出信元时，读控制部分114指示信元暂时存储部分113的读操作。同时，读控制部分114将读出信元的逻辑序列号在同一时间通知给拥塞控制部分115。
当从信元暂时存储部分113读出的信元通过信元重写部分116时，确定信元的类别。如果信元为用户信元，其可按其自身通过信元重写部分116。另一方面，如果信元为后向RM信元或空信元，信元重写部分16设定min(ERi，ER)作为后向RM信元的ER值，以表示最差的拥塞状态。
将从输入侧信元缓冲器110输出的信元发送到图7中所示的ATM切换部分120。当被发送到ATM切换部分120的信元通过为ATM切换机的每个切换接口而提供的逻辑序列长度收集部分121时，确定信元的类别。如果信元为用户信元，则其按其自身通过逻辑序列长度收集部分121。另一方面，如果信元为后向RM信元，逻辑序列长度收集部分121根据后向RM信元的标题数据确定后向RM信元的连接形式。如果后向RM信元的连接形式为点对点连接，逻辑序列长度收集部分121从所针对的信元的标题数据获得连接数据和ER值。另一方面，如果后向RM信元的连接形式为点对多点连接，ER值收集部分121获得连接数据和ER值然后放弃后向RM信元。
通过拥塞控制部分123收集通过ER值收集部分121已经获得的输入侧信元缓冲器的ER值。为ATM切换机的每个输出接口和输入侧信元缓冲器的每个逻辑序列号收集输入侧信元缓冲器的ER值。为ATM切换机中的每个输出接口和输入侧信元缓冲器的每个逻辑序列号计算并保存作为整个ATM切换装置的拥塞数据的ERs值。
通过ATM切换部分122切换已经通过ER值收集部分121的信元，并通过信元重写部分124并输出到输出侧信元缓冲器130。
当从ATM切换部分122输出的信元通过信元重写部分124时，确定信元是否为后向RM信元。如果信元为后向RM信元，根据后向RM信元的标题数据确定后向RM信元的连接形式。将后向RM信元自身的ER值和通过拥塞控制部分123所计算的ERs值进行比较，并将表示最差拥塞状态的min(ERs，ER)设定作为后向RM信元的ER值。然后，将后向RM信元输出到输出侧信元缓冲器130。
同时，拥塞控制部分1 23通过执行在ATM论坛文献ATM 94-07772中示出的针对点对多点连接中的后向RM信元的合并操作的规则而产生针对点对多点连接的后向RM信元并将发送请求通知给信元重写部分124。
当从ATM切换部分122输出的信元为空信元并对来自拥塞控制部分123的点对多点连接存在一个后向RM信元的发送请求时，信元重写部分124对点对多点连接进行对后向RM信元的插入并向输出侧信元缓冲器130输出。
图8为针对上面描述的第二实施例的输出侧信元缓冲器130中的详细结构实例的方框图。
QoS DEMUX 131被加入一个呼叫控制程序并通过对呼叫进行设定和取消操作的处理器装置为每个连接设定一个逻辑序列号管理表。逻辑序列号管理表是根据从ATM切换部分120提供的信元的标题数据获得的。QoS DEMUX 131将逻辑序列号发送到写控制部分132和拥塞控制部分135，并将信元发送到暂时信元积累装置133。
写控制部分132对暂时信元积累装置133发出对信元的写操作指令。
如果在暂时信元积累装置133中要读出任何的信元时，读控制部分134向信元暂时积累装置133发出读操作的指令。同时，读控制部分134将被读出的逻辑序列号在同一时间通知给拥塞控制部分135。
拥塞控制部分135根据来自写控制部分132和读控制部分134的数据确定每个逻辑序列的逻辑序列长度数据，从逻辑序列长度数据计算输出侧信元缓冲器中的拥塞数据以确定ERo值。
当从暂时信元积累装置133读出的信元通过信元重写部分136时，确定信元的类别。如果信元为用户信元，信元按其自身通过信元重写部分136。如果信元为后向RM信元，将后向RM信元的ER值和通过拥塞控制部分135计算的ERo值彼此进行比较，并将表示拥塞的最差状态的min(ERo，ER)设定作为后向RM信元的ER值。
如上所述，根据本发明的拥塞控制部分，即使ATM切换装置由多个信元缓冲器构成，也可保证在ABR连接之间的公平分配。这是因为在输入侧信元缓冲器中通过切换部分收集的作为逻辑序列长度数据或ER值的拥塞数据被重新计算并通过输出侧缓冲器中的拥塞数据计算ER值。
权利要求
1.一种ATM(异步传输模式)切换装置，包含多个输入侧信元缓冲器，每个都具有多个第一逻辑序列，产生表示所述多个第一逻辑序列的每个的拥塞状态的输入缓冲器拥塞数据，将与每个特定信元对应的所述输入缓冲器拥塞数据写入到所述特定信元中，所述特定信元为空信元或后向RM(资源管理)信元；及切换部分，具有多个分别与所述多个输入侧信元缓冲器和多个输出接口相连的输入接口，其中所述切换部分从所述多个输入侧信元缓冲器的每个接收每个所述信元，当所述被接收的信元为所述特定的信元时获得所述输入缓冲器拥塞数据，并从所述获得的输入缓冲器拥塞数据针对所有所述被接收的特定信元计算系统拥塞数据，所述系统拥塞数据表示所述ATM切换装置的拥塞状态，并更新所述被接收的特定信元，从而所述系统拥塞数据和被写入到所述被接收的特定信元中的ER(显式速率)数据中的较小的一个被写入到所述被接收的特定信元中作为新的ER数据，并将所述被更新的特定信元根据所述被更新特定信元的标题从所述多个输出接口中的所选择的一个进行输出。
2.根据权利要求1所述的ATM切换装置，其特征在于所述多个输入侧信元缓冲器中的每个都包含第一信元存储部分，具有所述多个第一逻辑序列；第一多路分用部分，根据所述每个所述信元的标题选择所述多个第一逻辑序列中的一个；第一写控制部分，根据用于所述所选第一逻辑序列的写指示符控制所述第一信元存储部分，从而所述信元被存储进所述被选择的第一逻辑序列中；第一读控制部分，根据读指示符控制所述第一信元存储部分，从而所述被存储的信元被从所述多个第一逻辑序列读出；第一序列长度监控部分，通过所述写指示符和所述读指示符确定所述被选择的第一逻辑序列的序列长度，并根据所述被确定的序列长度产生所述被选择的第一逻辑序列的输入缓冲器拥塞数据；及第一信元重写部分，将所述输入缓冲器拥塞数据写入到从所述被选择的第一逻辑序列中读出的所述特定信元中并输出被写到所述切换部分的带有所述输入缓冲器拥塞数据的所述特定信元。
3.根据权利要求2所述的ATM切换装置，其特征在于所述输入缓冲器拥塞数据为所述被确定的序列长度。
4.根据权利要求2所述的ATM切换装置，其特征在于所述输入缓冲器拥塞数据为从与每个所述信元相关的所述第一逻辑序列计算的输入缓冲器ER数据。
5.根据权利要求1所述的ATM切换装置，其特征在于所述切换部分包含多个收集部分，其分别为所述多个输入接口提供，其中所述多个收集部分中的每个接收所述被读出的信元并通过从所述多个输入侧信元缓冲器中相应的一个提供的每个所述被读出的特定信元收集所述输入缓冲器拥塞数据；切换部分，根据所述特定信元的所述标题向着所述多个输出接口中的一个切换所述特定信元；第一拥塞控制部分，从所述被收集的输入缓冲器拥塞数据计算所述系统拥塞数据；及多个第二信元重写部分，每个都提供给所述多个输出接口中的一个，并更新所述被读出的特定信元，从而所述系统拥塞数据和被写入到所述读出特定信元中的ER数据中的所述较小的一个被写入到所述读出的特定信元中作为所述新的ER数据，并从所述被选择的输出接口输出所述被更新的特定信元。
6.根据权利要求5所述的ATM切换装置，其特征在于所述输入缓冲器拥塞数据是与所述特定信元相关的所述第一逻辑序列的长度；及其中所述第一拥塞控制部分通过所述被收集的序列长度计算所述系统拥塞数据。
7.根据权利要求5所述的ATM切换装置，其特征在于所述输入缓冲器拥塞数据为通过与所述特定信元相关的所述第一逻辑序列的长度计算的输入缓冲器ER数据；及其中所述第一拥塞控制部分选择通过所述多个收集部分收集的所述输入缓冲器拥塞数据的最差的一个作为所述系统拥塞数据。
8.根据权利要求5所述的ATM切换装置，其特征在于所述多个收集部分的每个确定所述后向RM信元是否与点对点连接或点对多点连接相关，并当其确定所述后向RM信元与所述点对多点连接相关时放弃所述后向RM信元。
9.根据权利要求8所述的ATM切换装置，其特征在于所述第一拥塞控制部分在当其确定所述后向RM信元与所述点对多点连接相关时对所述被放弃的后向RM信元产生具有给定的ER数据的新的后向RM信元，及其中所述多个与所述被放弃的后向RM信元相关的第二信元重写部分中的一个插入由所述第一拥塞控制部分产生的新的后向RM信元。
10.根据权利要求1到9中的任何一个所述的ATM切换装置，其特征在于还包含多个输出侧信元缓冲器，每个都具有多个第二逻辑序列，产生表示每个所述第二逻辑序列的拥塞状态的输出缓冲器拥塞数据，并将从所述切换部分输出的所述特定信元进行更新，从而与所述被输出的特定信元对应的所述输出缓冲器拥塞数据和被写入到所述被输出的特定信元中的ER数据中的较小的一个被写入到所述输出特定信元中作为新的ER数据，并输出所述被更新的特定信元。
11.根据权利要求10所述的ATM切换装置，其特征在于所述多个输出侧信元缓冲器中的每个包含第二信元存储部分，具有所述多个第二逻辑序列；第二多路分用部分，根据所述每个信元的标题选择其中的一个所述第二逻辑序列；第二写控制部分，根据所述被选择的第二逻辑序列的写指示符控制所述第二信元存储部分，从而所述信元被存储到所述被选择的第二逻辑序列中；第二读控制部分，根据读指示符控制所述第二信元存储部分，从而所述被存储的信元被从所述多个第二逻辑序列读出；第二拥塞控制部分，通过所述写指示符和所述读指示符计算所述输出缓冲器拥塞数据；及第三个第二信元重写部分，更新所述被读出的特定信元，从而所述输出缓冲器拥塞数据和所述被写入到所述被读出的特定信元中的ER数据中的较小的一个被写进所述读出的特定信元中作为所述新的ER数据，并输出所述被更新的特定信元。
全文摘要
在ATM(异步传输模式)切换装置中,每个输入侧信元缓冲器具有多个第一逻辑序列。切换部分具有多个输入接口。每个输入侧信元缓冲器产生输入缓冲器拥塞数据,用于表示多个第一逻辑序列中的每个的拥塞状态,并将对应每个特定信元的输入缓冲器拥塞数据写入到特定的信元中。特定的信元为空信元或后向RM(资源管理)信元。切换部分从多个输入侧信元缓冲器的每个接收每个信元,并当所接收的信元为特定的信元时获得输入缓冲器拥塞数据。
文档编号H04L12/00GK1274218SQ0010731
公开日2000年11月22日 申请日期2000年5月10日 优先权日1999年5月12日
发明者山本透, 入江康仁 申请人:日本电气株式会社