专利名称：高速七号信令链路终端板系统的制作方法
技术领域：
本发明涉及用于通信系统中的七号信令网，具体说涉及七号信令链路终端板系统。
七号信令网是现代通信系统中的支撑网之一，随着移动通信和智能网业务的高速发展，七号信令网的负荷猛增。各种新兴的业务，如IP、ATM等，也提出了与七号信令网互通的要求。这些都对七号信令网的负荷能力提出了更高的要求，因此，需要进一步提升网络性能，以满足日益增长的业务需求。信令链路终端作为七号信令系统的一个重要组成部分，主要完成消息传递部分(MTP)的第一层、第二层、第三层的消息处理功能。例如S12的高性能公共信道信令模块(HCCM)中的A型信令链路终端板(SLTA)能够独立完成MTP第二层功能和第三层的消息处理功能并独立控制一条64kbit/s的信令链路。如
图1所示，传统的A型信令链路终端板(SLTA)板由2个80C186处理器1和2、双向端口存储器3及链路控制电路(ILC)5组成，板上控制器接口电路(OBCI)4为SLTA板和外界的界面，所有消息的发送、接收都要经过它。综合业务数字网(ISDN)的链路控制电路(ILC)5用于完成链路上数据流的格式转换。OBCI和ILC可采用快速直接存储(DMA)方式工作，由相应的中断处理程序和调用事件处理程序控制。两个处理器1和2并行工作，它们之间通过双端口存储器(DPM)3进行控制信息和消息单元的传递。来自信令链路的消息信号单元(MSU)的信号通过半永久连接通过数字中继模块(DTM)到达SLTA，由循环冗余校验电路(CRCC)6、链路控制电路5和控制器接口电路4完成消息信号单元MSU的定界、定位和循环冗余校验电路(CRCC)校验后，由信令控制器(SC)1进行消息传递部分(MTP)第二层处理，再通过双端口存储器3将来自消息信号单元(MSU)的信号传至板上控制器(OBC)2，板上控制器2直接完成MTP的第三层的消息处理操作，SLTA板通过OBCI4完成与数字交换网的连接。SLTA的实现遵循ITU-TQ.703和Q.704的规范。上述的信令链路终端板只能处理64kbit/s的信令链路，因此，它已经不能适应高负荷的七号信令网的性能要求。
因此，本发明的目的是提供一种符合国际电信联盟标准化研究组(ITU-T)的有关规范，并能适应高负荷的七号信令网性能要求的高速七号信令链路终端板系统。
为实现上述目的，本发明的高速七号信令链路终端板(MDTA)(Multi-DSPTerminalTypeA)系统，它包括中继电路芯片、高级数据链路规程解码/编码芯片和调试电路，其特点是，还包括两个高速处理器子系统，每一个子系统分别包括作为核心控制的高速处理器、程序运行所需的二个随机存取存储器、一个只读存储器、以及具有特定功能芯片。两DSP子系统之间通过一对4Mbit/s的同步串口(管脚TDX和TDR)组成双向的串行通讯接口，采用环路机制实现DSP子系统之间可以相互通讯、协同工作，以完成MTPL2和部分L3的功能并实现与原MTPL3高层无缝衔接的功能。
所述高速处理器是一种其运行速度为40MIPS并支持E1中继接口的数字信号处理器。
采用本发明的上述高速七号信令链路终端板系统，可使高速七号信令链路符合国际电信联盟标准化研究组(ITU-T)的ITU-TQ.703和Q.704的规范以及ITU-TQ.703附件中关于2Mbit/s信令链路的规范，并可将现有的64Kbit/s信令链路平滑升级为2Mbit/s链路，从而适应高负荷的七号信令网的性能要求。同时，MDTA的软硬件变化对于MTP以上各用户完全透明。
以下将结合附图对本发明一较佳实施例进行具体说明，以便更清楚理解本发明的目的、特点和优点。
图1是传统的七号信令链路终端板的结构示意图；图2是本发明一较佳实施例的高速七号信令链路终端板系统结构图；图3是图2所述实施例中的高速处理器DSP子系统的结构图；图4是图2所示实施例中的S12系统结构图；图5是一种实现高速七号信令链路消息处理和传输的信令模块MCCM的结构图；图6是系统12信令转接点(S12 STP)(MDTA)的系统结构图。
如图2和3所示，本发明的一较佳实施例的高速七号信令链路终端板系统即MDTA板包括两个高速处理器子系统，每一个子系统包括作为核心控制的高速处理器DSP07和DSP18、程序运行所需的二个随机存取存储器14(RAM)和一个只读存储器15(ROM)，以及具有特定功能可编程逻辑器件(PLD)9；两套DSP子系统之间通过一对4Mbit/s的同步串口(管脚TDX和TDR)组成双向的串行通讯接口，采用环路机制实现DSP子系统之间可以相互通讯、协同工作，以完成MTPL2和部分L3的功能并实现与原MTPL3高层无缝衔接的功能，在本实施例中采用型号为TMS320C50(以下简称为C50)的高速处理器，它们分别与相关的外围器件组成子系统。该高速处理器C50由德州仪器(TI)公司生产，是一种高性能、低成本的新型数字信号处理器。MDTA的开发和软件开发是基于是C50开发环境的。两个RAM15提供了足够的程序空间和数据空间；一个ROM14固化了MDTA的系统程序和系统数据；而高速小容量的PLD9用于地址译码和生成分页地址。两套DSP子系统之间采用环路机制实现DSP子系统之间可以相互通讯、协同工作，并完成各自特定的功能DSPO子系统负责与终端控制单元(TCE)通讯，完成对七号信令链路的消息信号单元(MSU)的鉴别、分配和选路等MTP第三层的消息处理操作以及信令业务管理、信令路由管理和信令链路管理等第三层协议功能；DSP1通过高级数据链路规程解码/编码芯片11与E1芯片10的中继接口连接，接收和发送中继上的数据，在相关电路的帮助下，完成对七号信令链路的MSU的定界、定位，错误检测和纠正，流量控制等第二层协议功能。七号信令系统的第一层(物理层)协议功能和中继接口由相应E1芯片10完成，该集成电路集成了数据链路层中所有的要求，其数据的输出可直接为高级数据链路规程(HDLC)解码/编码芯片11使用，HDLC芯片与DSP1子系统一起完成第二层的协议。在本实施例中芯片E1的型号为Mitel9075，高级数据链路规程解码/编码芯片(HDLC)的型号为11PT7A8952，由它们组成中继电路，可提供128字节先入先出队列(128BFIFO)，减少CPU的开销。PLD芯片9采用Altera公司的MAX7000S系列的可编程芯片，通过编程可实现特定的逻辑功能。在MDTA板中，该芯片实现了DSPO子系统与S12之间的时序转换和逻辑控制，并提供DSP子系统之间的接口、LED的控制、复位逻辑16的生成、时钟信号的分配、调试接口等功能。在MDTA中，PLD芯片与软件结合，取代了原先的信令链路终端板中的OBCI和CRCC等ASIC器件，从而降低了硬件成本，实现了“硬件软化”。C50采用外部震荡器提供时钟，其频率为40MHz，所以C50的性能达到40MIPS。由于C50的可访问的程序和数据空间只有64KW，而MDTA的设计要求提供足够大的缓存空间，超过了DSP所能寻址的范围，故采用分页的方法实现对内存超出DSP访问能力的部分的访问。MDTA的调试接口有两种可以通过JTAG对任何一个C50进行调试，两个C50的调试接口以菊花链的方式连接；或者也可以通过RS232的串口，利用TI的DSK工具，对任意的C50进行调试，但C50的ROM也中必须有相应的调试工具的程序。
本发明的高速七号信令链路终端板系统实现2Mbit/s高速七号信令链路消息的处理和传输，因此在七号信令网中的应用前景十分广阔。考虑网上负荷分布的现状和设备供应商的不同的因素，目前最为可行的是在STP之间提供2Mbit/s高速七号信令链路。这包括同平面STP间的B_LINK，和不同平面STP间的C_LINK，以及LSTP与HSTP间的A_LINK；从长远看，所有的七号信令链路在需要的时候均可替换成2Mbit/s，最终以2Mbit/s高速七号信令链路构建而成的七号信令骨干网将从根本上解决七号信令网负荷能力的问题。
本发明的2Mbit/s高速七号信令链路终端板系统的MDTA板应用于上海贝尔的系统12信令转接点(S12STP)上，如图4至6所示。图4为S12的系统结构和信令模块(MCCM)在S12中的位置说明图，如图4所示，S12的系统包括终端控制单元(TCE)17、模拟用户板16、数字中继板18、时钟和信号音电路板19、外设电路板20、辅助控制单元(ACE)21和数字交换网络(DSN)22。终端控制单元17与各上述电路板结合成相应的模块，分别具有2个和N个。图5为MCCM的配置连接结构图；如图5所示，MCCM包括高速七号信令链路终端板(MDTA)和终端控制单元(TCE)，MDTA24与中继电缆连接，终端控制单元17与数字交换网络22连接，一机架告警板23并接于MDTA和TCE之间。图6为使用MDTA板的S12STP的系统结构图；如图所示，S12 STP设置有本发明的MCCM(24)和A型信令链路终端板(25)，STP与STP1之间使用2Mbit/s七号信令链路(通过MCCM)，而STP与STP2之间使用64Kbit/s七号信令链路(通过中继模块26)。MCCM(24)与SLTA(25)之间采用内部信息包规程(IPP方式)互相通讯。SLTA(25)与数字中继模块(26)通过用户控制通路(UCP)互相通讯。这样，通过MCCM(24)可将STP与STP1之间的64Kbit/s的链路平滑升级为2Mbit/s链路。经过实验室的测试，MDTA板的最大消息处理能力已达到了0.2ERL(2Mbit/s)，相当于6.2ERL(64Kbit/s)，而原SLTA板的最大消息处理能力为1ERL。
权利要求
1.一种高速七号信令链路终端板系统，它包括中继电路芯片、高级数据链路规程解码/编码芯片和调试电路，其特征在于，还包括两个高速处理器子系统，每一个子系统分别包括作为核心控制的高速处理器、具有特定功能的程序运行所需的二个随机存取存储器、一个只读存储器、以及可编程逻辑器件(PLD)；所述的高速处理器之一与所述解码/编码芯片连接，另一个高速处理器与可编程逻辑器件连接，所述调试电路连接在两高速处理器之间。
2.如权利要求1所述的高速七号信令链路终端板系统，其特征在于，两高速处理器子系统之间通过一对4Mbit/s的同步串口组成双向的串行通讯接口，采用环路机制实现高速处理器子系统之间相互通讯、协同工作，以完成MTPL2和部分L3的功能并实现与原MTPL3高层无缝衔接。
3.如权利要求1所述的高速七号信令链路终端板系统，其特征在于，所述高速处理器是一种其运行速度为40MIPS并支持E1中继接口的数字信号处理器。
4.如权利要求1至3之任一项所述的高速七号信令链路终端板系统，其特征在于，所述高速处理器子系统之一与终端控制单元(TCE)通讯连接，以完成对七号信令链路的消息信号单元的鉴别、分配和选路等MTP第三层的消息处理操作以及信令业务管理、信令路由管理和信令链路管理等第三层协议功能。
5.如权利要求4所述的高速七号信令链路终端板系统，其特征在于，另一个高速处理器通过高级数据链路规程解码/编码芯片中继电路芯片的中继接口连接，接收和发送中继上的数据，以在相关电路的帮助下，完成对七号信令链路的消息信号单元的定界、定位、错误检测和纠正以及流量控制等第二层协议功能。
6.如权利要求1至3所述的高速七号信令链路终端板系统，其特征在于，所述信令链路终端板的两个高速处理器的调试接口以菊花链的方式连接，可以通过JTAG对任何一个高速处理器进行调试。
7.如权利要求1至3所述的高速七号信令链路终端板系统，其特征在于，所述信令链路终端板的两个高速处理器的调试接口可为RS232串口。
全文摘要
一种高速七号信令链路终端板系统包括中继电路芯片、高级数据链路规程解码/编码芯片和调试电路、两个高速处理器子系统,每一个子系统分别包括高速处理器、二个随机存取存储器、一个只读存储器、以及具有特定功能可编程逻辑器件;所述的高速处理器分别与所述解码/编码芯片和可编程逻辑器件连接,调试电路并接在两高速处理器之间。该链路终端板系统的最大消息处理能力可达0.2ERL(2Mbit/s),可从根本上解决七号信令网的负荷问题。
文档编号H04L12/02GK1343052SQ00125119
公开日2002年4月3日 申请日期2000年9月12日 优先权日2000年9月12日
发明者赵振纲, 陈俊 申请人:上海贝尔有限公司