在移动无线接收机中用于执行搜索过程的设备的制作方法

专利名称：在移动无线接收机中用于执行搜索过程的设备的制作方法
技术领域：
本发明涉及在移动无线接收机中用于执行搜索过程的设备。
为了产生和维持在移动无线接收机(移动站)和发射机(基站)之间的无线连接，移动无线接收机必须与发射基站同步。除了未在下文中进一步考虑的频率同步外，接收机中的帧和时隙必须实现与接收到的无线信号中由发射机预定的帧和时隙结构的同步。
为了使帧和时隙同步，基站发射特定、标准化的数据序列。这些数据序列在移动站中通过执行合适的搜索过程来检测。移动站中的帧和时隙同步于是基于所述数据序列的检测时间执行。
蜂窝移动无线系统中的无线信号要遭受多径传播。这意味着从基站发射的无线信号是作为多成分信号到达移动站的，所述信号具有涉及各个信号路径的不同延时。为了确定信号成分的不同信号延时，需要进行延迟估计。对各个信号成分的延迟估计也可由移动站中的搜索过程来执行。
在移动无线技术中用来执行这类搜索过程的设备被称为“搜索器”(搜索电路)。以与信号相匹配的滤波器(匹配滤波器)的形式提供搜索电路已经是公知的。其缺点是这样的电路需要大的面积和引起大的电流，以及在搜索过程的可能变化方面缺少灵活性。
本发明是基于这一目的在移动无线接收机中提供执行搜索过程的设备，该设备的电路设计被简化(使得这样它占用的面积小且引起的电流小)，而同时可高度灵活地执行不同的搜索过程。
这个目的由如权利要求1要求的执行搜索过程的设备来实现。
本发明的一个主要方面是相关器设备由两个组件组成(第一部分和第二部分)，第一部分具有并联结构，第二部分具有串联结构。第一部分用于使用平行数据处理而快速和不费力地产生关于序列元素的序列元素相关结果。这些序列元素相关结果可以解释为全部相关任务的“中间结果”。在第二串联部分，使用可变数量K个序列元素相关结果(也就是中间结果)来计算累计的相关结果。改变数K的能力允许将设备用于执行非常不同的搜索过程(特别是对于帧和时隙同步以及延迟估计)，并且有可能使用长度不同的相关数据序列，以及可考虑有关累计的相关结果的不同精确度要求。更进一步，根据本发明的设计概念也使得有可能提供一个就要求的面积和引起的电流而言都非常有利的搜索电路。
第一部分最好包括多个存储体(特定为P)，每个具有N个存储单元，其中P是用于从接收到的信号中获取接收到的数据序列的过抽样因子。这样，在双重过抽样的情况下，第一部分包括两个存储体。这种设计允许在两个存储体中交替存储抽样值，且这样便允许通过适当选择第一或第二存储体，分别计算关于数字接收到的数据序列元素“早期”或“稍后”抽样值的序列元素相关结果。
数字接收到的数据序列的序列元素(长度为N)与该相关数据序列中相同长度的相应序列元素的相关最好由乘法数据处理级来执行，该乘法数据处理级在第一部分提供并包括N个并连的乘法器。
本发明的一个优选改进的区别之处在于可以在第二部分相加的序列元素相关结果的数量K可通过控制设备，作为要执行的搜索过程的函数，和/或数字接收到的数据序列长度的函数，和/或有关累计相关结果所需计算精确度的函数，而改变。
根据本发明的设备可以安排在移动无线接收机的正交(Q)分支或同相(I)分支中。本发明的一个优选实施例是由具有两个根据本发明的设备的系统形成的，在每种情况下，一个用于接收到无线信号的Q分支，而另一个用于I分支，以及该系统还包括有用于将该两个设备产生的累计相关结果(其可以随后被平方)相加的加法器。用这种方式，由系统计算的相关性结果的精确度可以进一步提高(与相互独立计算的、对于I和Q分支的相关结果的精确度比较)。
根据本发明的设备的更多有益改进在从属权利要求中限定。
在下文中将使用示范实施例并参照附图进一步解释本发明，其中附

图1是具有移动站和基站的移动无线系统的空中接口的示意图；附图2a是在移动无线系统中使用的无线用户信号的数据结构的示意附图2b是同步信道的示意图，其中相对时间t划出来自基站的无线信号的时隙同步码和帧同步码到达将要同步的移动站的图；附图3是无线接收机基带部分的框图；附图4是根据本发明的一个示范实施例的、按照本发明的搜索电路的硬件结构示意图；附图5是附图4中所示的相关器电路的框图；附图6是附图5中所示的相关器电路的第一部分的框图；以及附图7是为了解释根据本发明的设备的操作原理，而相对时间划出接收到的数据序列和相关数据序列的示意图。
附图1说明了蜂窝移动无线系统的空中接口。与特定用户关联的移动站MS通过无线电设备与基站BS连接。无线电连接在上行链路方向(从MS到BS)和下行链路方向(从BS到MS)都要遭受多径传播，也就是说从基站BS发出的无线信号F可以以不同的空中接口传输路由或路径P1，P2到达移动站MS(接收机)。由于反射、散射、衍射，所以各个路径P1，P2具有不同的传输性能和不同的无线信号延迟时间。这意味着该接收信号的各个型式是以相互不同的时间在移动站MS中接收到的。
附图2a说明了把无线信号F的用户信号成分再分成帧结构和时隙结构的例子。
用户信号包括一序列的单独的数据符号(比特)d。一个数据块B1；B2…；BM是由一些数据符号d组成的(在这种情况下，举例来说，是352个数据符号)，数据符号d的数量对于系统标准是特定的。每个数据块B1；B2…；BM在一个时隙中传送(也就是说将数据再分到数据块中相应于把时间再分到时隙中)。
帧R是由M个数据块B1；B2…；BM组成的，此数量M对于系统标准是特定的。举例来说，一个帧R可以包括M＝15个数据块B1，B2，…，B15。
如果无线信号F是CDMA(码分多址)无线信号，则如图所示，每个数据符号d使用用户特定的扩频码(CDMA码)进行扩频编码。扩频码举例来说有每数据符号d8个码片e1，e2，…e8。如基于附图2a中的用户信号说明的整个帧/块/数据符号/码片的规划，以及相应的帧/时隙/数据码元/码片的持续时间，都是在系统特定的基础上预定的，并且对于由所有基站BS发送的无线信号F是相同的。
当呼叫被接受或转移时，帧和时隙同步比须在移动站MS和现用基站BS间执行，也就是说，移动站MS必须能够识别接收到的帧R的起始和结束，以及接收到的数据块B1；B2…；BM的起始和结束。
被所有基站共享的同步信道SK(见附图2b)用于完成帧和时隙同步。同步信道SK被细分为两个信道SK1和SK2。
第一信道SK1允许时隙同步。基站BS在每个时隙的起始使用该信道SK1发送第一同步码(时隙同步码)cp。对于所有时隙，第一同步码cp是相同的。该发送的同步码cp被用于给移动站MS提供时钟标准，这使得移动站可能识别时隙的起始时间t1，t2，…，tM。
如已经提及的，第一同步码cp对于每个时隙是相同的，但是这并不能使其确定帧R的起始时间。
第二信道SK2用于识别帧起始(帧同步)。每个基站BS使用该第二信道SK2发送在每个帧R中同样地重现并包括M个帧同步码c1(BS)；c2(BS)；…；cM(BS)的序列FBS＝(c1(BS)，c2(BS)，…，cM(BS)。
M个帧同步码c1(BS)；c2(BS)；…；cM(BS)和它们在序列FBS中的顺序(在每个帧R中是重现的)对于基站是已知的。这样使得基站能确定形成帧起始的时隙开始时间t1。
附图3说明了在移动站MS中的接收电路的基带部分的框图。
接收到的数据信号的模拟同相(I)信号成分和正交(Q)信号成分在基带部分的输入端产生。模拟I信号和Q信号成分是以一种没有用图说明的方式产生的，即通过以载波频率对接收到的模拟天线信号进行下混频，该载波频率是相同的频率并且是在相位上彼此相对偏移90度。
模拟I信号和Q信号成分分别通过模拟低通滤波器aTP，然后在模/数转换器ADC中数字化。此数字化可以以8倍的码片速率执行，也就是说，在模/数转换器的输出端可以得到信号速率为8/Tc的I和Q数据信号，其中Tc是码片持续时间。
从模/数转换器ADC发送的数字I和Q数据信号通过数字低通滤波器dTP。该数字低通滤波器dTP可以例如是RRC(根升余弦)低通滤波器。
在每种情况下将I和Q分支中的信号速率减小至2/Tc的信号速率减小级DC被安排在从数字低通滤波器dTP向下的信号通道中。
按已减小信号速率的数字数据信号被传送到移动无线接收机的接收机部分E中。接收机部分E包括用户信号分离部分SEP和检测器部分DET。
来自不同用户的互相重叠的信号在用户信号分离部分SEP中分离。用户分离作为多址接入方法的功能来执行的，在CDMA情况中是通过使用扩频解码执行的。它可以通过带有相关器、匹配滤波器或RAKE接收机的单用户检测的形式或作为多用户检测来执行。
一旦已经执行用户的信号分离，数据检测就在检测器部分DET中执行。为了这个目的检测器部分DET具有一个信道估计器和自适应相干数据检测器，在某种意义上它本身是公知的，因而没有更详细地描述。信道估计器不断地确定信道脉冲响应(其随着时间连续地变化)，也就是说，它估计移动无线信道的时变传输特性。信道脉冲响应传送给数据检测器，这样数据检测器考虑移动无线信道当前状态(也就是说自适应地)去计算已发送数据符号d的重建。
最后，重建的数据符号在去交织器DIL中去交织，在信道解码器KDCOD中信道解码，并且以正常方式(源解码，数/模转换，放大)进一步处理，以便发送至一个输出单元(例如，扬声器)。
根据本发明用于执行搜索过程的设备在下文中被称作搜索电路SS，它具有两个输入端，用来接收按减小的信号速率的接收的I和Q数据信号。搜索电路SS的任务是计算信息并且使该信息可用于用户信号分离部分SEP，在这个基础上帧和/或时隙同步是可能的，和/或可以考虑不同的信号路径延迟时间。
将参照附图4更详细地描述搜索电路SS的硬件复杂性。
搜索电路SS包括一个命令数据存储器ROM2，其中存储了用于执行不同搜索过程T1，T2，T3的指令。举例来说，T1可以是时隙起始搜索过程，T2可以是帧起始搜索过程，而T3可以是路径延迟时间搜索过程。
从接收到的无线信号中已获取的数字接收到的数据值(抽取器I或Q分支)存储在输入数据存储器RAM1中，是以随机存取存储器的形式。被称为相关数据存储器的只读存储器ROM1包括相关数据序列，尤其是已经提到的时隙和帧同步码cp，c1(BS)，c2(BS)，…，cM(BS)。一个结果数据存储器RAM2用于存储，例如，(总的)相关结果的信息IF，这使得有可能执行已经提到的同步任务和考虑路径延迟时间。
控制器设备C具有存储命令字BS的存储器，相关器电路控制器C_KS以及存储器控制器C_SP。存储器控制器C_SP包括分别的地址生成器AG1，AG2，和AG3，同时分别包括起始值设置设备SW1，SW2和SW3，用于驱动存储器RAM1，ROM1，和RAM2的地址部分ADR。
控制器电路KS由相关器电路控制器C_KS通过控制数据输入SE控制。相关器电路KS连接在峰值检测器SD的下游。相关器电路KS通过接收数据输入端EE连接到输入数据存储器RAM1，同时通过相关数据输入端KE连至相关数据存储器ROM1。此外，数据可以通过相关器电路KS的输出/输入AE1以及峰值检测器SD的输出/输入AE2与结果数据存储器RAM2进行双向交换。
输入数据存储器RAM1内加载有数字接收到的、源自I分支或Q分支的数据序列。将被用于计算各个搜索过程T1/T2/T3的信息IF(参见附图3)是从结果数据存储器RAM2中得到的。
附图5说明了附图4中的相关器电路KS的框图。相关器电路KS的第一部分A1具有两个存储体SP1和SP2，这两个存储体每个都是由具有16比特字长的N个存储单元形成。两个存储体SP1，SP2连接到输入数据存储器RAM1中，并且通过接收的数据输入而被提供以并行形式(通过EE(p))或串联形式(通过EE(s))的、来自接收到的数据序列的长度为N的序列元素。
包括N个并行的乘法器的乘法器级MS被安排在两个存储体SP1和SP2下游的信号通道中。乘法器级MS交替地将存储在存储体SP1和SP2中的、接收到的数据序列的N元素的序列元素与存储在相关数据存储器ROM1中的相关数据序列cp，c1(BS)，c2(BS)，…，cM(BS)之一的序列元素相关。为了做到这一点，乘法器级MS通过相关数据输入KE与相关数据存储器ROM1连接。
用于形成二的补码的级2K位于乘法器级MS下游的数据通道中。该级同样也与相关数据输入KE连接。
为了使对本发明的解释更为简单，下文中假设N＝16。
第一部分A1也具有包括4个加法器单元的第一求和数据处理单元SUM1，以及第二求和数据处理单元SUM2，SUM2形成来自第一求和数据处理单元SUM1的四个输出的和。该第一求和数据处理单元SUM1的四个输出和第二求和数据处理单元SUM2的输出进一步存储于寄存器存储器REG1(4(16比特)和REG2(1(16比特)中。
在下文中，第二寄存器存储器REG2也被称为序列元素相关结果存储器，因为存储在其中的和值是关于接收到的数据序列的N元素序列元素与相关数据序列中相同长度序列元素的相关结果OUT1。存储的序列元素相关结果通过输出/输入AE1用信号通知给结果数据存储器RAM2。
在相关器电路KS的第二部分A2中容纳有累加器ACCU。累加器ACCU具有加法器AD，两个存储器SP1’，SP2’以及复用器MUX，它们被安排在一个环路中。
累加器ACCU将K个序列元素相关结果相加。数量K取决于接收到的数据序列或其基于的相关数据序列(也就是在那时被调用的搜索过程T1/T2/T3)的长度，以及其它影响的变量，如所要的结果精确度。
累加器ACCU的输出可以通过复位信号Z设定为零值。通过控制数据输入SE从相关器电路控制器C_KS接收的控制信号S1允许存储器SP1’，SP2’被激活或去激活，这作为那时累加器相加数量的一个函数。在运行K次后，存储器SP1’，SP2’中包含累加的相关结果OUT2。这样就分别在存储体SP1和SP2中，使SP1’或SP2’中的每个累加的相关结果与接收到的数据序列中的K个接收序列元素相关。累加的相关结果OUT2通过输出/输入AE1送到结果数据存储器RAM2。
相关器电路控制器C_KS可以依赖于控制过程而将K设置为等于零。在这种情况下，累加器ACCU被旁路。
一个可选的第三部分A3被安排在第二部分A2下游的数据通道中。第三部分A3包括16比特的平方设备QUAD，该设备保证平方设备QUAD下游出现的累加相关结果有正值。该平方的累加相关结果OUT3存储在16比特的存储器SP1”和SP2”中，并且在输出/输入AE1处送到结果数据存储器RAM2。
第三部分A3中的存储器SP1”，SP2”同样可以通过控制信号S2单独地激活或去激活。
具有加法器AD的可选的第四部分A4也包括存储器SP1和SP2。较早的OUT3相关结果可以利用加法器AD通过第一数据线从结果数据存储器RAM2中读取，并且可以在那时被加到OUT3相关结果中。从互补的信号通道(I分支或Q分支)计算出的相关结果可以通过第二数据线IN2以类似方式相加。
存储器SP1，SP2可以同样通过控制信号S3来单独地激活/去激活，该控制信号S3是从相关器电路控制器C_KS中发出的。存储的值作为OUT4传送至结果数据存储器RAM2中。
一个总的的相关结果可以任选地以来自相关器电路KS的输出OUT2，OUT3或OUT4的形式产生，这取决于A2至A4部分如何被驱动。例如，为了发出相应于搜索过程T1/T2/T3的总的相关结果，可以在每种情况下预置合适的输出OUT2，OUT3，或OUT4。
总的相关结果被提供给峰值检测器SD。如果超过一个特定的门限值，则峰值检测器SD确定在接收到的数据序列和相关数据序列之间存在相关，其中该接收的数据序列在接收到的数据存储器RAM1中被逐序列元素地调用，而该相关数据序列在相关数据存储器ROM1中被逐序列元素地调用。事实上，发现这种相关便允许时隙和/或帧同步，以及按照选中的搜索过程T1/T2/T3确定路径延迟时间。
附图6详细说明了当N＝16时，相关器电路KS的A1部分。存储体SP1和SP2相应地每个包含16个存储单元。复用器MUX被提供以通过输入端EE(S)驱动串联形式的存储体SP1和SP2。通过双重过抽样(相对码片速率1/TC)，第一存储体SP1中加载有例如来自接收到的数据序列中的早期抽样值，而第二存储体SP2中加载有最近的抽样值。每个存储单元可以存储一个16比特的数据字。
乘法器级MS中16个乘法器的每一个都通过相关数据输入KE接收2比特的乘法器的值。16个乘法器的值表示数字相关数据序列中的序列元素。
该级中16个用于形成二进制补码2K的二进制补码单元2K可以通过来自相关数据输入KE的控制信号S0单独地激活和去激活。该控制信号S0通常是数字相关数据序列中序列元素的一个组成部分。
此外，从附图6可见，求和数据处理单元SUM1和SUM2分别被构造为两个级。
将参照附图7以及结合前面的附图来说明相关器电路KS的操作方法。在这种情况中假设将要执行时隙开始搜索过程T1。而且为了简化说明，假定一个有二进制值的接收到的数据序列。
如结合附图2b所描述的，基于特别的数字相关数据序列cp而执行时隙同步，该序列cp包括256个码片(见附图7的上部)。
相关数据序列cp(存储于相关数据存储器ROM1)中的256个数据值由在附图7下部中的上面矩形线A表示。
矩形线E表示来自接收的数据序列的数据值，该接收的数据序列存储在接收到的数据存储器RAM1中，并且具有相同的长度。虚点划辅助线表示接收到的数据序列关于相关数据序列移动特定数量的数据项(码片)。此外，会产生检测错误，例如e1。
当时隙起始搜索过程T1在命令数据存储器ROM2中被选中时，用于合适的例行程序的第一命令字被装载到控制设备C的命令字存储器BS中。存储器控制器C_SP中的周期计数器值被设为值1，起始值设定设备SW1，SW2，SW3被设为一个起始值。使用基于地址产生器AG1，AG2的起始值而产生的地址，在相关数据序列(矩形线A)中的第一序列元素TS1(A)被提供给乘法器级MS，以及二进制补码级2K，并且在接收到的数据序列(矩形线E)中的第一序列元素TS1(E)被输入存储体SP1中(下文中假设接收到的数据序列仅有每码片一个抽样值，这样将不需要存储体SP2)。
在两个第一序列元素TS1(A)和TS1(E)之间的相关导致了值OUT1＝0。
在下一步骤中，通过地址产生器AG1，AG2分别从存储器ROM1和ROM2读取序列元素TS2(A)和TS2(E)，并且该序列元素在相关器电路KS的A1部分中相关。这再次导致了值OUT1＝0。
作为在这些序列元素的头两个数据值之间的匹配结果(见阴影部分)，该第三个序列元素TS3(A)和TS3(E)的相关导致了值OUT1＝2。
已描述的序列元素相关过程一直重复到已经执行了K次序列元素相关，其中的数K可被预定。通常，所有的序列元素都与另一个相关，也就是说在已描述的例子中K＝16。
对于头三个序列元素，以及第十六个序列元素，在第二部分A2的输出端获得值OUT2＝2，这通过在附图7中的例子说明。
在下一步中，相关器电路控制器C_KS的周期计数器的值被设为2，且起始值设定设备SW2也被设定，这样数据序列的序列元素TS1(B)，TS2(B)，TS3(B)，…，TS16(B)随后与来自接收到的数据序列(E)的相应序列TS1(E)，TS2(E)，TS3(E)，…，TS16(E)相关，所述序列元素TS1(B)，TS2(B)，TS3(B)，…，TS16(B)相对由矩形线B表示的相关数据序列cp周期性地移动一个数据值。
如附图7中说明的，值OUT2＝2是对于序列元素TS1(B)至TS3(B)以及TS16(B)而得到的。
上面描述的数据处理方案继续使用每个都周期性地移动一个数据值的相关数据序列cp。矩形线C说明了相关数据序列cp，它相对该接收到的数据序列E移动单个数据值。累计的相关结果是OUT2＝10。
随着相关数据序列cp(矩形线D)的下一个周期性移动，除了检测的错误e1外，矩形线E和D互相匹配。这导致了OUT2＝14，也就是说累计的相关结果是最大的。
累计的相关结果OUT2的最大值是由峰值检测器SD识别。在矩形线D和矩形线A之间的偏移距离表示信息IF，接收机的时隙同步需要该信息。
与相关数据序列cp的周期性移动等价的方法由以下组成接收到的数据序列相对该固定的相关数据序列移动，也就是说起始值设定设备SW2保持恒定，而起始值设定装置SW1增加。
从上面的描述可以清楚的是，通过根据本发明设计的相关器电路KS和通过单独部分A2，A3，和A4的可选的激活/去激活，采用由控制设备C中的相关器电路控制器C_KS将相关器电路KS的操作预定为所选择的搜索过程T1/T2/T3的一个函数的方法，相关器电路KS可以以非常灵活的方式用于大量不同的相关任务。该相关器电路控制器C_KS尤其允许—选择接收分支(I或Q)，—激活和去激活该第一和第二存储体SP1，SP2，以及存储器SP’，SP2’；SP1”，SP2”；SP1，SP2，—分别选择并行或串行输入端EE(P)和EE(S)，—有选择地旁路一个或多个部分A2，A3，和A4，—通过IN1和/或IN2控制输入数据，以及—激活/去激活峰值检测器SD。
权利要求
1.一种用于在移动无线接收机中执行搜索过程的设备，—具有随机存取存储器(RAM1)，用于存储从接收到的无线信号中获得的数字接收数据序列，—具有只读存储器(ROM1)，其中存储了至少一个预定的、数字相关数据序列，以及—具有相关设备(KS)，其具有两个部分(A1，A2)，用于将该数字接收到的数据序列与该数字相关数据序列相关，—第一部分(A1)被设计为在每种情况中在并行数据处理期间，将接收到的数据序列中具有预定长度N的各个序列元素(TS1(E)，TS2(E)，...，TS16(E))与相关数据序列中具有相同长度的各个序列元素(TS1(A)，TS2(A)，...，TS16(A))相关，并且对于每个相关产生一个序列元素相关结果(OUT1)，以及—第二部分(A2)被设计为在串联数据处理期间为了形成累计的相关结果(OUT2)，而将可变数量K个序列元素相关结果(OUT1)相加。
2.如权利要求1的设备，其特征在于—第一部分(A1)包括P个存储体(SP1，SP2)，每个具有N个存储单元，此处P是等于或大于1的实体。
3.如权利要求2的设备，其特征在于—P大于或等于2，以及—P是用于从接收到的无线信号(F)中获取接收的数据序列的过抽样因子。
4.如前述任一个权利要求的设备，其特征在于—该第一部分(A1)包含一乘法器数据处理级(MS)，它包括并行安排的N个乘法器。
5.如前述任一个权利要求的设备，其特征在于— 该第一部分(A1)包含一二进制补码数据处理级(2K)，它包括并行安排的N个二进制补码单元(2K)。
6.如前述任一个权利要求的设备，其特征在于—该第一部分(A1)包括多级求和数据处理单元(SUM1，SUM2)，用于产生序列元素相关结果(OUT1)。
7.如前述任一个权利要求的设备，其特征在于—可在第二部分(A2)中相加的序列元素相关结果(OUT1)的数量K可借助控制设备(C)，作为要执行的搜索过程(T1，T2，T3)的函数，和/或作为数字接收到的数据序列长度的函数，和/或作为关于累计的相关结果(OUT2)的、所期望的计算精确度的函数，而改变。
8.如前述任一个权利要求的设备，其特征在于—该相关装置(KS)还具有第三部分(A3)，该第三部分被安排在第二部分(A2)下游的信号通道中并且是以平方设备(QUAD)的形式。
9.一种具有两个如前述权利要求的设备的系统，其特征在于—第一设备的数字接收到的数据序列是从接收到的无线信号的Q分支获得的，—第二设备的数字接收到的数据序列是从接收到的无线信号的I分支获得的，—所述两个设备的两个相关设备(KS)被装配有加法器(AD)形式的公共第四部分(A4)，用于将在第二部分和/或第三部分(A2；A3)中计算出的累计的和/或平方累计的相关结果(OUT2，OUT3)相加。
全文摘要
本发明涉及执行搜索过程的设备，它包括一个用于存储数字接收数据序列的存储器和一个存有预定的相关数据序列的存储器。一个相关器设备包含第一部分(A1)，其中接收到的数据系列的部分序列与该相关数据序列的部分序列相关。在第二部分(A2)中，可调节数量(K)的部分序列相关结果(OUT1)相加以产生累计的相关结果(OUT2)。
文档编号H04B1/707GK1404661SQ01804325
公开日2003年3月19日 申请日期2001年2月2日 优先权日2000年2月4日
发明者B·贝克, J·普勒钦格, M·施奈德, M·多茨奇, T·科拉, P·荣格, P·施米德特, S·斯蒙 申请人:因芬尼昂技术股份公司