专利名称：错误及同步的检出装置和检出方法
技术领域：
本发明涉及一种把数字数据格式化时，进行错误检出及同步检出的装置和方法。
背景技术：
在使用电缆调制解调器的互联网通信和以北美为中心的CATV(有线电视)广播的Down Stream传送中，使用以ITU-T J.83 ANNEXB方法为标准的数据格式。在该方法中，进行将由7比特为1字节的引线所罗门译码数据构成的包数据变换为8比特为1字节的数据包的处理。此时，需要进行7比特数据包的同步字节检出处理、错误检出处理以及传送流同步字节插入处理。下面，将由这些7比特为1字节的引线所罗门译码数据构成的包数据变换为8比特为1字节的传送流数据包的一系列处理，称为MPEG成帧处理。
MPEG成帧处理在ITU-T Recommendataion J.83(ITU-T劝告书J.83)、ANNEX B、Digital multi-program System B、B.4 MPEG-2 transport framing中有详细记载，特别是，作为Figure B.3/J.83描述了实际的译码电路。该电路是用于进行同步字节检出的校验位计算电路。
该电路成为输入将所述7比特字节的引线所罗门译码数据一旦变换为串行比特的数据的规格标准，该电路使用串行数据进行校验位计算，据此，在进行用于错误检出的奇偶校验的同时，对应于该奇偶校验的结果，同时进行同步字节检出。而且，进行了根据所述串行处理的奇偶校验及同步检出之后，将输出数据变换为8比特为1字节的8比特单位的字节数据，构成传送流数据包。
一般来说，奇偶校验及同步检出处理在传送流包中，以1包为单位进行处理。即，进行8比特×188字节＝1504比特单位的处理，从1包中的最初1个字节到最后1个字节，最少需要延迟1496比特。
因此，在所述Figure B.3/J.83所描述的译码电路中，在将7比特单位的字节数据变换为串行比特数据之后，使用1497段的延迟器进行处理，而后，变换为8比特单位的字节数据。因此，存在以下所述的问题即，为了实现全部处理，就需要并行/串行变换电路、使用Figure B.3/J.83所描述的1497段的延迟器的MPEG2同步检出用校验位计算电路以及串行/并行变换电路，从而导致电路规模过于庞大。
发明内容
鉴于以上所述问题的存在，本发明的目的在于提供一种可以不要1497段的延迟器和输出段的串行/并行变换电路的错误及同步的检出电路。
为了达到以上所述目的，在本发明中，作为整个MPEG成帧处理，着眼点是在对7比特单位的字节数据施加各种处理之后，最终将其变换为8比特单位的字节数据这样的字节/字节变换；最初使7比特字节数据通过字节/字节变换处理后成为8比特字节数据，而后，实现用8比特的字节单位进行奇偶校验及同步检出。
具体地说，本发明第一方案的错误及同步的检出装置，其特征在于包括输入7比特单位的字节数据，并将其变换为8比特单位的字节数据的数据排列替换单元；输入用所述数据排列替换单元所变换的8比特单位的字节数据，并使用该字节数据进行MPEG同步字节的检出以及根据奇偶校验的错误检出的奇偶校验单元；输入并存储由所述数据排列替换单元变换成的8比特单位的字节数据、以及用于所述奇偶校验单元的MPEG同步字节检出及根据奇偶校验的错误检出的运算过程中的8比特单位的中间字节数据，并能将8比特单位的字节数据作为基本单位来进行数据的输入输出的数据存储单元；从所述奇偶校验单元中输出包含同步字节的8比特单位的字节数据的集合即MPEG包数据。
本发明第二方案其特征在于在第一方案所述的错误及同步的检出装置中，所述数据排列替换单元生成以下所述字节数据将连续输入的7比特单位的2个字节数据作为1组，将最初输入的字节数据和后输入的字节数据的上位1比特组合后生成的8比特单位的第1字节数据；将所述最初输入的字节数据的下位6比特和后输入的字节数据的上位2比特组合后生成的8比特单位的第2字节数据；同样地，将最初输入的字节数据的下位n(n＝5、4、3、2、1)比特和后输入的字节数据的上位m(m＝3、4、5、6、7)比特组合后生成的8比特单位的第3～第7字节数据。
本发明第三方案其特征在于在第一方案所述的错误及同步的检出装置中，所述奇偶校验单元具有对包含延迟给定时钟的数据的给定的校验位进行计算的第1及第2运算单元；所述第1运算单元接收从所述数据排列替换单元输出的8比特单位的字节数据，进行所述数据的延迟给定时钟之前的运算，并将该运算结果即中间字节数据输出到所述数据存储单元中；所述第2运算单元从所述数据存储单元中接收所述中间字节数据，进行所述数据的延迟给定时钟之前的运算，并将已进行了MPEG同步检出及根据奇偶校验的错误检出的8比特单位的字节数据输出。
本发明第四方案其特征在于在所述权利要求3所述的错误及同步的检出装置中，所述第1运算单元将输入的8比特单位的字节数据设为pdatai[70]，将表示使用该字节数据pdatai[70]进行运算的运算结果的数据设为gxot[70]，将按照特定的基准时钟把该运算结果数据gxot[70]延迟7个时钟的8比特单位的字节数据设为gxot7d[70]，将在计算所述运算结果数据gxot[70]的过程中使用的8比特单位的中间变数设为gx[70]，当各比特的exclusive-OR“异”用「^」表示时，分别通过以下所述的运算，算出构成该8比特单位的中间变数gx[70]的各比特gx[7]、gx[6]、gx[5]、gx[4]、gx[3]、gx[2]、gx[1]、gx
。
gx
＝gxot7d
gx[1]＝gxot7d[1]gx[2]＝gxot7d[2]^gxot7d
gx[3]＝gxot7d[3]^gxot7d[1]^gxot7d
gx[4]＝gxot7d[4]^gxot7d[2]^gxot7d[1]gx[5]＝gxot7d[5]^gxot7d[3]^gxot7d[2]gx[6]＝gxot7d[6]^gxot7d[4]^gxot7d[3]gx[7]＝gxot7d[7]^gxot7d[5]^gxot7d[4]^gxot7d
使用所述中间变数gx[70]，分别通过以下所述的运算，算出构成所述运算结果数据gxot[70]的各比特gxot[7]、gxot[6]、gxot[5]、gxot[4]、gxot[3]、gxot[2]、gxot[1]、gxot
。
gxot[7]＝gx[7]^pdatai[7]gxot[6]＝gx[7]^gx[6]^pdatai[7]^pdatai[6]gxot[5]＝gx[7]^gx[6]^gx[5]^pdatai[7]^pdatai[6]^pdatai[5]gxot[4]＝gx[7]^gx[6]^gx[5]^gx[4]^pdatai[7]^pdatai[6]^pdatai[5]^pdatai[4]gxot[3]＝gx[7]^gx[6]^gx[5]^gx[4]^gx[3]^pdatai[7]^pdatai[6]^pdatai[5]^pdatai[4]^pdatai[3]gxot[2]＝gx[6]^gx[5]^gx[4]^gx[3]^gx[2]^pdatai[6]^pdatai[5]^pdatai[4]^pdatai[3]^pdatai[2]gxot[1]＝gx[5]^gx[4]^gx[3]^gx[2]^gx[1]^pdatai[5]^pdatai[4]^pdatai[3]^pdatai[2]^pdatai[1]gxot
＝gx[4]^gx[3]^gx[2]^gx[1]^gx
^pdatai[4]^pdatai[3]^pdatai[2]^pdatai[1]^pdatai
本发明第五方案其特征在于在所述权利要求3所述的错误及同步的检出装置中，所述第2运算单元将输入的8比特单位的字节数据设为dobx[70]，将表示使用该字节数据dobx[70]进行运算的运算结果的数据设为bxot1[70]，将按照特定的基准时钟把所述输入的字节数据dobx[70]延迟7个时钟的8比特单位的字节数据设为dobx7d[70]，将在计算所述运算结果数据bxot1[70]的过程中使用的8比特单位的中间变数设为bx[70]；将按照所述基准时钟把所述第1运算单元的运算结果数据gxot[70]延迟1个时钟的8比特单位的字节数据设为gxot1d[70]，当把各比特的exclusive-OR“异”用「^」表示时，分别通过以下所述的运算，算出构成所述8比特单位的中间变数bx[70]的各比特bx[7]、bx[6]、bx[5]、bx[4]、bx[3]、bx[2]、bx[1]、bx
。
bx
＝dobx7d
bx[1]＝dobx7d[1]
bx[2]＝dobx7d[2]bx[3]＝dobx7d[3]bx[4]＝dobx7d[4]bx[5]＝dobx7d[5]^dobx[1]bx[6]＝dobx7d[6]^dobx[2]bx[7]＝dobx7d[7]^dobx[3]^dobx[1]并且，分别通过以下所述的运算，算出构成所述运算结果数据bxot1[70]的各比特bxot1[7]、bxot1[6]、bxot1[5]、bxot1[4]、bxot1[3]、bxot1[2]、bxot1[1]、bxot1
。
bxot1[7]＝bx[7]^dobx
bxot1[6]＝bx[6]^bx
^dobx[7]bxot1[5]＝bx[5]^dobx[7]^dobx[6]bxot1[4]＝bx[4]^bx
^dobx[6]^dobx[5]bxot1[3]＝bx[3]^dobx[7]^dobx[5]^dobx[4]bxot1[2]＝bx[2]^dobx[6]^dobx[4]^dobx[3]bxot1[1]＝bx[1]^dobx[5]^dobx[3]^dobx[2]bxot1
＝bx
^dobx[4]^dobx[2]^dobx[1]并且，把表示根据所述运算结果数据bxot1[70]及所述第1运算单元的运算结果数据gxot1d[70]进行运算的运算结果的8比特单位的字节数据bxot2[70]，用bxot2[70]＝bxot1[70]^gxot1d[70]来计算。
本发明第六方案其特征在于在所述权利要求3所述的错误及同步的检出装置中，所述数据存储单元输入来自所述数据排列替换单元的8比特单位的字节数据、以及所述第1运算单元的运算结果即8比特单位的字节数据，并将该两字节数据分别保持特定时间之后，将其输出。
本发明第七方案其特征在于在所述第一方案或第六方案的错误及同步的检出装置中，所述数据存储单元由RAM构成。
本发明第八方案的错误及同步的检出方法，其特征在于包括将输入的7比特单位的字节数据变换为8比特单位的字节数据的数据排列替换步骤；输入由所述数据排列替换单元变换成的8比特单位的字节数据，并使用该字节数据进行校验位计算，将该计算过程中的8比特单位的中间字节数据暂时存储在数据存储装置中，同时使用存储于该数据存储装置中的所述中间字节数据继续进行所述校验位计算，进行MPEG同步字节的检出以及根据奇偶校验的错误检出的奇偶校验步骤，输出包含同步字节的8比特单位的字节数据的集合即MPEG包数据。
本发明第九方案，其特征在于在所述本发明第八方案的错误及同步的检出方法中，在所述数据排列替换步骤中，将连续输入的7比特单位的2个字节数据作为1组，将最初输入的字节数据和后输入的字节数据的上位1比特组合后生成的8比特单位的第1字节数据；将所述最初输入的字节数据的下位6比特和后输入的字节数据的上位2比特组合后生成的8比特单位的第2字节数据；同样地，将最初输入的字节数据的下位n(n＝5、4、3、2、1)比特和后输入的字节数据的上位m(m＝3、4、5、6、7)比特组合后生成的8比特单位的第3～第7字节数据。
本发明第十方案其特征在于在所述第八方案的错误及同步的检出方法中，所述奇偶校验步骤包括对包含延迟给定时钟的数据的、给定的校验位进行计算的第1及第2运算步骤；在所述第1运算步骤中，接收在所述数据排列替换步骤中变换的8比特单位的字节数据，进行所述数据的延迟给定时钟之前的运算，将该运算结果即中间字节数据输出到所述数据存储装置中；在所述第2运算步骤中，从所述数据存储装置中接收所述中间字节数据，进行所述数据的延迟给定时钟之前的运算，并将已进行了MPEG同步检出及奇偶校验的错误检出的8比特单位的字节数据输出。
本发明第十一方案其特征在于在所述第十方案的错误及同步的检出方法中，在所述第1运算步骤中，将输入的8比特单位的字节数据设为pdatai[70]；使用该字节数据pdatai[70]进行运算，将表示运算结果的数据设为gxot[70]；将按照特定的基准时钟把该运算结果数据gxot[70]延迟7个时钟的8比特单位的字节数据设为gxot7d[70]；将在计算所述运算结果数据gxot[70]的过程中使用的中间变数设为gx[70]；当把各比特的exclusive-OR“异”用「^」表示时，分别通过以下所述的运算，算出构成该8比特单位的中间变数gx[70]的各比特gx[7]、gx[6]、gx[5]、gx[4]、gx[3]、gx[2]、gx[1]、gx
。
gx
＝gxot7d
gx[1]＝gxot7d[1]gx[2]＝gxot7d[2]^gxot7d
gx[3]＝gxot7d[3]^gxot7d[1]^gxot7d
gx[4]＝gxot7d[4]^gxot7d[2]^gxot7d[1]gx[5]＝gxot7d[5]^gxot7d[3]^gxot7d[2]gx[6]＝gxot7d[6]^gxot7d[4]^gxot7d[3]gx[7]＝gxot7d[7]^gxot7d[5]^gxot7d[4]^gxot7d
使用所述中间变数gx[70]，分别通过以下所述的运算，算出构成所述运算结果数据gxot[70]的各比特gxot[7]、gxot[6]、gxot[5]、gxot[4]、gxot[3]、gxot[2]、gxot[1]、gxot
。
gxot[7]＝gx[7]^pdatai[7]gxot[6]＝gx[7]^gx[6]^pdatai[7]^pdatai[6]gxot[5]＝gx[7]^gx[6]^gx[5]^pdatai[7]^pdatai[6]^pdatai[5]gxot[4]＝gx[7]^gx[6]^gx[5]^gx[4]^pdatai[7]^pdatai[6]^pdatai[5]^pdatai[4]gxot[3]＝gx[7]^gx[6]^gx[5]^gx[4]^gx[3]^pdatai[7]^pdatai[6]^pdatai[5]^pdatai[4]^pdatai[3]gxot[2]＝gx[6]^gx[5]^gx[4]^gx[3]^gx[2]^pdatai[6]^pdatai[5]^pdatai[4]^pdatai[3]^pdatai[2]gxot[1]＝gx[5]^gx[4]^gx[3]^gx[2]^gx[1]^pdatai[5]^pdatai[4]^pdatai[3]^pdatai[2]^pdatai[1]gxot
＝gx[4]^gx[3]^gx[2]^gx[1]^gx
^pdatai[4]^pdatai[3]^pdatai[2]^pdatai[1]^pdatai
本发明第十二方案其特征在于在所述第十方案的错误及同步的检出方法中，在所述第2运算步骤中，将输入的8比特单位的字节数据设为dobx[70]；将表示使用该字节数据dobx[70]进行运算的运算结果的数据设为bxot1[70]；将按照特定的基准时钟把所述输入的字节数据dobx[70]延迟7个时钟的8比特单位的字节数据设为dobx7d[70]；将在计算所述运算结果数据bxot1[70]的过程中使用的8比特单位的中间变数设为bx[70]；将按照所述基准时钟把所述第1运算步骤的运算结果数据gxot1[70]延迟1个时钟的8比特单位的字节数据设为gxot1d[70]；将各比特的exclusive-OR“异”用「^」表示时，分别通过以下所述的运算，算出构成所述8比特单位的中间变数bx[70]的各比特bx[7]、bx[6]、bx[5]、bx[4]、bx[3]、bx[2]、bx[1]、bx
。
bx
＝dobx7d
bx[1]＝dobx7d[1]bx[2]＝dobx7d[2]bx[3]＝dobx7d[3]bx[4]＝dobx7d[4]bx[5]＝dobx7d[5]^dobx[1]bx[6]＝dobx7d[6]^dobx[2]bx[7]＝dobx7d[7]^dobx[3]^dobx[1]并且，分别通过以下所述的运算，算出构成所述运算结果数据bxot1[70]的各比特bxot1[7]、bxot1[6]、bxot1[5]、bxot1[4]、bxot1[3]、bxot1[2]、bxot1[1]、bxot1
。
bxot1[7]＝bx[7]^dobx
bxot1[6]＝bx[6]^bx
^dobx[7]bxot1[5]＝bx[5]^dobx[7]^dobx[6]bxot1[4]＝bx[4]^bx
^dobx[6]^dobx[5]bxot1[3]＝bx[3]^dobx[7]^dobx[5]^dobx[4]bxot1[2]＝bx[2]^dobx[6]^dobx[4]^dobx[3]bxot1[1]＝bx[1]^dobx[5]^dobx[3]^dobx[2]bxot1
＝bx
^dobx[4]^dobx[2]^dobx[1]并且，根据所述运算结果数据bxot1[70]及所述第1运算单元的运算结果数据gxot1d[70]进行运算，通过以下所述的运算，算出表示该运算结果的8比特单位的字节数据bxot2[70]。
bxot2[70]＝bxot1[70]^gxot1d[70]本发明第十三方案其特征在于在所述第十方案的错误及同步的检出方法中，在所述奇偶校验步骤中，将由所述数据排列替换步骤依次传送到所述第1运算步骤的8比特单位的字节数据存储在所述数据存储装置中，同时保持特定的时间；将所述第1运算步骤的运算结果的8比特单位的字节数据存储在所述数据存储装置中，而且，将所述第1运算步骤的运算结果的8比特单位的字节数据保持了特定的时间之后，将其从所述数据存储装置中传送到所述第2运算步骤。
根据以上所述，在第一方案至第十三方案所述的错误及同步的检出装置和检出方法中，首先通过数据排列替换单元将输入的7比特单位的一系列字节数据排列替换为8比特单位的字节数据。将该8比特单位的各字节数据输入并存储在数据存储单元中的同时，也将其输入到奇偶校验单元中。将输入到所述数据存储单元中的8比特单位的各字节数据延迟给定时间(例如1496个时钟)之后，将其输入到所述奇偶校验单元中。该奇偶校验单元使用8比特单位的各字节数据及这些延迟给定时间的字节数据，进行同步检出运算及奇偶校验运算。
因此，将字节数据从7比特单位字节/字节地变换为8比特单位，其后始终使用8比特单位的字节数据进行同步检出运算及奇偶校验运算，所以不需要象现有的这样在输出段设置串行/并行变换，可以削减电路规模。
而且，因为使用8比特单位的字节数据进行处理，所以作为数据存储单元可以使用RAM，可以将存储在该RAM的字节数据延迟给定时间之后输出。因此，与现有这样的需要1000段以上的多段延迟器的情况相比，能够将电路规模变为极小的规模。
而且，因为使用由8比特构成的字节单位进行运算处理，所以变为适用于CPU处理等的运算方法，当然并不局限于特定的硬件构成，也可以用软件来实现。
下面简要说明附图。
图1是表示本发明实施例的错误及同步的检出装置的概略构成的框图。
图2是表示同一错误及同步的检出装置所包括的数据排列替换单元的构成图。
图3是表示同一数据排列替换单元的数据排列替换方法的图。
图4是表示同一错误及同步的检出装置所包括的奇偶校验单元的构成的框图。
图5是表示同一奇偶校验单元所包括的第1运算单元的构成图。
图6是表示同一奇偶校验单元所包括的第2运算单元的构成图。
图7(a)是表示构成同一错误及同步的检出装置所包括的数据存储单元的RAM的数据存储状况的图；(b)是表示同一数据存储单元的数据输入输出的时效变化的图。
图8是表示同一数据存储单元的动作的脉冲波形图。
图9是表示‘ITU-T劝告书J.83’关于MPEG成帧处理所建议的译码电路的1497段的延迟之前的电路部分的图。
图10是表示同一电路部分的运算过程的图。
图11是表示‘ITU-T劝告书J.83’关于MPEG成帧处理所建议的译码电路的1497段延迟器的后电路部分的图。
图12是表示同一电路部分的运算过程的图。
图13是表示‘ITU-T劝告书J.83’关于MPEG成帧处理所建议的译码电路的整体构成的图。
下面，简要说明附图符号。
1数据排列替换单元，1a、1b寄存器，1c选择器，2奇偶校验单元，3数据存储单元(数据存储装置)，10第1运算单元，10a～10p XOR电路，10q～10x延迟电路，11第2运算单元，11a～11k XOR电路，11l、11m延迟电路，12选择电路。
具体实施例方式
下面，参照
本发明实施例的错误及同步的检出装置。
图1是表示涉及本实施例的错误及同步的检出装置的构成的框图。同一图的错误及同步的检出装置由数据排列替换单元1、奇偶校验单元2和数据存储单元(数据存储装置)3构成。所述数据排列替换单元1将输入的7比特单位的字节数据变换为8比特单位的字节数据。并且，所述奇偶校验单元2使用连续输入的8比特单位的字节数据进行运算，由此进行MPEG同步字节检出以及根据奇偶校验的错误检出。而且，在奇偶校验单元2进行根据MPEG同步字节检出运算以及奇偶校验的错误检出运算时，因为需要保持数据，所以数据存储单元3进行该数据的保持。
图2是表示所述数据排列替换单元1的内部构成的图，图3是用图表示该数据排列替换单元1的数据变换方法的图。图4是表示所述奇偶校验单元2的内部构成的框图。
所述奇偶校验单元2由第1运算单元10、第2运算单元11和选择电路12构成。若概述所述第1和第2运算单元10、11的功能，就是，第1运算单元10从数据排列替换单元1中接收8比特单位的字节数据并进行运算，将运算结果的字节数据输出到数据存储单元3中。经过给定时间后，第2运算单元11从数据存储单元3中接收所述第1运算单元10的运算结果的8比特单位的字节数据，并进行运算，输出包含MPEG同步字节的数据。选择电路12选择第2运算单元11的运算结果数据和从数据存储单元3输出的字节数据中的其中一方，作为8比特MPEG2传送流数据输出。
下面，按照处理顺序具体说明数据排列替换单元1、奇偶校验单元2和数据存储单元3的构成及动作。
首先，将7比特字节的输入数据输入到数据排列替换单元1中。将该7比特单位的字节数据一比特一比特地转换，制成8比特的数据。就生成该字节数据的模式来说，合计生成8种。在图3中表示了输入数据变换方法的过程图。首先，将7比特单位的数据串行化，每一时钟转换1比特，形成8比特数据(A、B…、J…)。由图3判断，每8时钟形成同种的数据。最后，从A开始的8比特单位的字节数据和从I开始的8比特单位的字节数据是相同组合模式，同样，从B开始的8比特单位的字节数据和从J开始的8比特单位的字节数据是相同组合模式的数据。
在图2中表示进行所述动作的数据排列替换单元1的内部构成。同一图的单元1包括将串行化的7比特单位的数据作为1个单位容纳的2个寄存器1a、1b和选择器1c。寄存器1a、1b串联连接。因此，若在寄存器1b中容纳7比特单位的1字节数据(前字节数据)，就在寄存器1a中容纳接着上面数据的7比特单位的1字节数据(后字节数据)。所述选择器1c具有第1～第7的输入端子，顺序选择各输入端子。将前字节数据的全部比特dataireg2[60]和后字节数据的上位1比特dataireg1[6]合计8比特输入到第1输入端子中，将前字节数据的下位6比特dataireg2[50]和后字节数据的上位2比特dataireg1[65]合计8比特输入到第2输入端子中，将前字节数据的下位5比特dataireg2[40]和后字节数据的上位3比特dataireg1[64]合计8比特输入到第3输入端子中，将前字节数据的下位4比特dataireg2[30]和后字节数据的上位4比特dataireg1[63]合计8比特输入到第4输入端子中，将前字节数据的下位3比特dataireg2[20]和后字节数据的上位5比特dataireg1[62]合计8比特输入到第5输入端子中，将前字节数据的下位2比特dataireg2[10]和后字节数据的上位6比特dataireg1[61]合计8比特输入到第6输入端子中，将前字节数据的最下位比特dataireg2
和后字节数据的全部比特dataireg1[60]合计8比特输入到第7输入端子中。
这样，在字节并行替换单元1中，由7比特单位的字节数据排列替换为8比特单位的字节数据，并将该数据输出到奇偶校验单元2中。
如图4所示，奇偶校验单元2由第1运算单元10、第2运算单元11和选择电路12构成。所述第1运算单元以及第2运算单元11进行与‘ITU-T劝告书J.83 ANNEX B、Digital multi-program System B、B.4MPEG-2 transport framing’项所示的具体的译码电路相同的运算。在图13中表示该具体的译码电路的构成。同一图的译码电路是根据下面的方程式计算校验位的电路。
f(x)＝[1+x1497b(x)]/g(x)在此，g(x)＝1+x+x5+x6+x8
b(x)＝1+x+x3+x7从数据排列替换单元1输入的8比特单位的字节数据首先输入到第1运算单元10中，与此同时，也输入并保持在数据存储单元3中。
所述第1及第2运算单元10、11根据所述方程式计算校验位时，对从数据排列替换单元1输入的8比特单位的字节数据以单位进行并行处理。第1运算单元10进行与图13的译码电路之中的1497段的延迟器的前段(输入一侧)的电路部同等的处理，第2运算单元11进行与图13的译码电路之中的1497段的延迟器的前段(输出一侧)的电路部同等的处理。为了进行该处理，首先，解析图13的译码电路之中的1497段的延迟器的前段(输入一侧)的电路部(在图9中表示该电路图)的处理。
在图9所示的电路部中，将Point0～Point8中的值的时效变化表示在图10中。在同一图中，将图9中某时刻的各Point7～Point0的值分别设为X7～X0，并且假设从该时刻输入串行输入数据a7、a6、…a0，按照特定的基准时钟，表示8个时钟的状态变化的情况。时间按着time1、time2、time3…的顺序变化。串行数据的运算处理结果是Point8的值。在所述第1运算单元10中，在某时刻同步并行进行该Point8中的time1～time8的串行处理运算，由此实现并行运算。
即，根据以下的计算式对输入到第1运算单元10的8比特单位的字节数据进行字节处理。具体的说就是，将输入的8比特单位的字节数据设为pdatai[70]；使用该字节数据pdatai[70]进行运算，将表示运算结果的数据设为gxot[70]；将按照特定的基准时钟把该运算结果数据gxot[70]延迟7个时钟的8比特单位的字节数据设为gxot7d[70]；将在计算所述运算结果数据gxot[70]的过程中使用的中间变数设为gx[70]；将各比特的exclusive-OR“异”用「^」表示时，分别通过以下所述的运算，算出构成该8比特单位的中间变数gx[70]的各比特gx[7]、gx[6]、gx[5]、gx[4]、gx[3]、gx[2]、gx[1]、gx
，gx
＝gxot7d
…(1-0)gx[1]＝gxot7d[1]…(1-1)gx[2]＝gxot7d[2]^gxot7d
…(1-2)
gx[3]＝gxot7d[3]^gxot7d[1]^gxot7d
…(1-3)gx[4]＝gxot7d[4]^gxot7d[2]^gxot7d[1] …(1-4)gx[5]＝gxot7d[5]^gxot7d[3]^gxot7d[2] …(1-5)gx[6]＝gxot7d[6]^gxot7d[4]^gxot7d[3] …(1-6)gx[7]＝gxot7d[7]^gxot7d[5]^gxot7d[4]^gxot7d
…(1-7)并且，使用所述中间变数gx[70]，分别通过以下所述的运算，算出构成所述gxot[70]的各比特gxot[7]、gxot[6]、gxot[5]、gxot[4]、gxot[3]、gxot[2]、gxot[1]、gxot
，gxot[7]＝gx[7]^pdatai[7] …(2-7)gxot[6]＝gx[7]^gx[6]^pdatai[7]^pdatai[6] …(2-6)gxot[5]＝gx[7]^gx[6]^gx[5]^pdatai[7]^pdatai[6]^pdatai[5]…(2-5)gxot[4]＝gx[7]^gx[6]^gx[5]^gx[4]^pdatai[7]^pdatai[6]^pdatai[5]^pdatai[4] …(2-4)gxot[3]＝gx[7]^gx[6]^gx[5]^gx[4]^gx[3]^pdatai[7]^pdatai[6]^pdatai[5]^pdatai[4]^pdatai[3]…(2-3)gxot[2]＝gx[6]^gx[5]^gx[4]^gx[3]^gx[2]^pdatai[6]^pdatai[5]^pdatai[4]^pdatai[3]^pdatai[2]…(2-2)gxot[1]＝gx[5]^gx[4]^gx[3]^gx[2]^gx[1]^pdatai[5]^pdatai[4]^pdatai[3]^pdatai[2]^pdatai[1]…(2-1)gxot
＝gx[4]^gx[3]^gx[2]^gx[1]^gx
^pdatai[4]^pdatai[3]^pdatai[2]^pdatai[1]^pdatai
…(2-0)图5表示所述第1运算单元10的内部构成。同一图的exclusive-OR“异”电路(以下称XOR电路)10a运算所述运算式(2-7)。并且，XOR电路10b运算运算式(2-6)；XOR电路10c运算运算式(2-5)；XOR电路10d运算运算式(2-4)；XOR电路10e运算运算式(2-3)；XOR电路10f运算运算式(2-2)；XOR电路10g运算运算式(2-1)；XOR电路10h运算运算式(2-0)。并且，XOR电路10i运算运算式(1-7)；XOR电路10j运算运算式(1-6)；XOR电路10k运算运算式(1-5)；XOR电路101运算运算式(1-4)；XOR电路10m运算运算式(1-3)；XOR电路10n运算运算式(1-2)；XOR电路10o运算运算式(1-1)；XOR电路10p运算运算式(1-0)。而且，延迟电路10q将运算结果数据gxot[7]延迟7个时钟；延迟电路10r将运算结果数据gxot[6]延迟7个时钟；延迟电路10s将运算结果数据gxot[5]延迟7个时钟；延迟电路10t将运算结果数据gxot[4]延迟7个时钟；延迟电路10u将运算结果数据gxot[3]延迟7个时钟；延迟电路10v将运算结果数据gxot[2]延迟7个时钟；延迟电路10w将运算结果数据gxot[1]延迟7个时钟；延迟电路10x将运算结果数据gxot
延迟7个时钟。
图10的Point8中的time1～time8的值与第1运算单元10中的比特7～比特0一致。
在所述第1运算单元10中处理的8比特单位的字节数据被传送到数据存储单元3中，延迟1496个时钟之后，被传送到第2运算单元11中。
下面，说明第2运算单元11的处理。该运算单元11的处理是进行与已述的图13所示的译码电路之中的1497段的延迟器的后段(输出一侧)的电路部同等的处理。图11表示图13的译码电路之中的1497段的延迟器的后段(输出一侧)的电路部，下面，解析图11的电路部的处理。将图11所示的Point0～Point9中的值的时效变化表示在图12中。在同一图中，表示了将图11所示的某时刻的各Point7～Point0的值分别设为X7～X0，并且假设从该时刻输入串行输入数据a7、a6、…a0，按照特定的基准时钟，8个时钟的状态变化的情况。时间按着time1、time2、time3…的顺序变化。串行数据的运算处理结果是Point8的值。在所述第2运算单元11中，在某时刻同步并行进行该Point8中的time1～time8的串行处理运算，由此进行并行运算。并且，Point9中的运算是使用将第1运算单元10的输出结果数据延迟1个时钟的数据和Point8的运算结果数据、进行time1～time8的串行处理的运算。在所述第2运算单元11中，在某时刻同步并行进行该Point8及Point9中的time1～time8的串行处理运算，由此实现并行运算。
即，根据以下的计算式对输入到第2运算单元11的8比特单位的字节数据进行字节处理。将输入的8比特单位的字节数据设为dobx[70]；将表示使用该字节数据dobx[70]进行运算的运算结果的数据设为bxot1[70]；将按照特定的基准时钟把所述输入的字节数据dobx[70]延迟7个时钟的8比特单位的字节数据设为dobx7d[70]；将在计算所述运算结果数据bxot1[70]的过程中使用的8比特单位的中间变数设为bx[70]；将按照所述基准时钟把所述第1运算步骤的运算结果数据gxot1[70]延迟1个时钟的8比特单位的字节数据设为gxotld[70]；将各比特的exclusive-OR“异”用「^」表示时，分别通过以下所述的运算，算出构成所述8比特单位的中间变数bx[70]的各比特bx[7]、bx[6]、bx[5]、bx[4]、bx[3]、bx[2]、bx[1]、bx
，bx
＝dobx7d
…(3-0)bx[1]＝dobx7d[1] …(3-1)bx[2]＝dobx7d[2] …(3-2)bx[3]＝dobx7d[3] …(3-3)bx[4]＝dobx7d[4] …(3-4)bx[5]＝dobx7d[5]^dobx[1] …(3-5)bx[6]＝dobx7d[6]^dobx[2] …(3-6)bx[7]＝dobx7d[7]^dobx[3]^dobx[1] …(3-7)并且，使用所述中间变数bx[70]以及8比特字节输入数据dobx[70]，分别通过以下所述的运算，算出构成所述bxot1[70]的各比特bxot1[7]、bxot1[6]、bxot1[5]、bxot1[4]、bxot1[3]、bxot1[2]、bxot1[1]、bxot1
，bxot1[7]＝bx[7]^dobx
…(4-7)bxot1[6]＝bx[6]^bx
^dobx[7]…(4-6)bxot1[5]＝bx[5]^dobx[7]^dobx[6] …(4-5)bxot1[4]＝bx[4]^bx
^dobx[6]^dobx[5]…(4-4)bxot1[3]＝bx[3]^dobx[7]^dobx[5]^dobx[4] …(4-3)bxot1[2]＝bx[2]^dobx[6]^dobx[4]^dobx[3] …(4-2)
bxot1[1]＝bx[1]^dobx[5]^dobx[3]^dobx[2]…(4-1)bxot1
＝bx
^dobx[4]^dobx[2]^dobx[1]…(4-0)而且，使用该bxot1[70]及所述gxot1d[70]，通过以下所述的运算，算出bxot2[70]，bxot2[70]＝bxot1[70]^gxot1d[70] …(5)在图6中表示进行所述运算的第2运算单元11的内部构成。在同一图中，XOR电路11a运算所述运算式(3-7)。并且，XOR电路11b运算运算式(3-6)；XOR电路11c运算运算式(3-5)；XOR电路11d运算运算式(4-7)；XOR电路11e运算运算式(4-6)；XOR电路11f运算运算式(4-5)；XOR电路11g运算运算式(4-4)；XOR电路11h运算运算式(4-3)；XOR电路11i运算运算式(4-2)；XOR电路11j运算运算式(4-1)；XOR电路11k运算运算式(4-0)。而且，XOR电路11l运算运算式(5)。加上，延迟电路11m是将输入的8比特单位的字节数据dobx[70]延迟7个时钟的延迟电路，延迟电路11n是将所述第1运算单元10的运算结果数据gxot[70]延迟1个时钟的延迟电路。
图12的Point8中的time1～time8的值与第2运算单元11的输出结果数据中的比特7～比特0一致。
本实施例中的奇偶校验单元2通过在第1运算单元10和第2运算单元11中进行字节数据的运算，进行奇偶校验，如果每发送188字节的8比特单位的字节数据没有检出错误时，就输出47hex，当检出错误时，就不输出47hex。最终，通过作为结果检出47hex并进行同步字节检出处理，可以进行奇偶校验。
奇偶校验单元2中的选择电路12接收从数据存储单元3输入的8比特单位的字节数据和从第2运算单元11输出的表示奇偶校验结果的数据，当表示第2运算单元11的输出结果数据的传送包的先头的同步字节是47hex时，就选择并输出该47hex数据，当是没有传送包先头的数据时，就选择并输出从数据存储单元输入的通常的8比特单位的字节数据。
下面，说明数据存储单元3的构成及动作。在本实施例中，数据存储单元3使用1496字码、16比特的2port-RAM，用于使输入信号和计算数据延迟1496个时钟。
在图7(a)中表示数据存储单元3的构成，在同一图(b)中表示数据存储单元3内的数据的时效变化，在图8中表示输入输出的脉冲波形图。如图7(a)所示，将数据di[150](16比特字节)输入到数据存储单元(RAM)3中。该输入数据di[150]是由将数据排列替换单元1的输出数据pdatai[70](8比特字节)作为下位比特、将奇偶校验单元2中的第1运算单元10的输出数据gxot[70](8比特字节)作为上位比特的比特连接而成。并且，将读出允许信号nre、写入允许信号new、读出用地址addrb[100]和写入用地址addrb[100]输入到同一RAM中。由图7(b)可知，相对于构成写入用地址addrb[100]来说，使读出用地址addrb[100]延迟1个时钟，对于同一地址，总是读出之后再写入。读出允许信号nre和写入允许信号new，在非同步中总是下位(下位有效)[Low(Low-active)]，在同步中仅在正确数据来的时候，最后8个时钟为1次下位(Low)。RAM3的输入数据di[150]在比输入时延迟1496个时钟的时刻作为输出数据do[150]被输出。将该输出数据do[150]延迟1个时钟(闩锁1个)作为数据doq[150]摄取到奇偶校验单元2中，将所述输出数据do[150]的上位8比特数据、即第1运算单元10的输出数据gxot[70]提供给第2运算单元11进行运算。
如以上说明的那样，根据本实施例，使用数据排列替换单元1将7比特单位的字节数据变换为8比特单位的字节数据之后，将其输入到奇偶校验单元2以及数据存储单元3中，首先，在奇偶校验单元2中，通过使用由8比特构成的字节单位的运算可以进行同步检出，与此同时，通过使用由8比特构成的字节单位的运算可以进行奇偶校验。而且，关于数据存储单元3，可以使用由8比特构成的字节单位处理数据，对于从数据的运算处理到传送流的输出，可以始终使用由8比特构成的字节单位进行处理。
并且，本发明的使用由8比特构成的字节单位的计算处理方法，在使用作为硬件的CPU时，也可以作为软件来实现，借助于软件，可以作为能使用由8比特构成的字节单位进行处理的错误及同步检出方法来实现。
如以上说明的那样，根据权利要求1至权利要求13所述的错误及同步的检出装置和检出方法，将字节数据从7比特单位每字节每字节地变换为8比特单位，其后始终使用8比特单位的字节数据进行同步检出运算以及奇偶校验运算，所以不需要进行在现有的输出段中所具备的串行/并行变换，有成效的削减电路规模。
并且，因为使用8比特单位的字节数据进行处理，所以作为数据存储单元可以使用RAM，即可以将存储在代替多段延迟器的RAM中的字节数据延迟给定时间之后输出，不需要现有的多段延迟器，能够将电路规模变为极小的规模。
而且，因为使用由8比特构成的字节单位进行运算处理，所以变为适用于CPU处理等的运算方法，可以在各种硬件构成中实现的同时，也可以在软件中实现。
权利要求
1.一种错误及同步的检出装置，其特征在于包括输入7比特单位的字节数据，并将其变换为8比特单位的字节数据的数据排列替换单元；输入用所述数据排列替换单元所变换的8比特单位的字节数据，并使用该字节数据进行MPEG同步字节的检出以及根据奇偶校验的错误检出的奇偶校验单元；输入并存储用所述数据排列替换单元变换成的8比特单位的字节数据、以及用于所述奇偶校验单元的MPEG同步字节检出及根据奇偶校验的错误检出的运算过程中的8比特单位的中间字节数据，并能将8比特单位的字节数据作为基本单位来进行数据的输入输出的数据存储单元；从所述奇偶校验单元中输出包含同步字节的8比特单位的字节数据的集合即MPEG包数据。
2.根据权利要求1所述的错误及同步的检出装置，其特征在于所述数据排列替换单元生成以下所述字节数据将连续输入的7比特单位的2个字节数据作为1组，将最初输入的字节数据和后输入的字节数据的上位1比特组合后生成的8比特单位的第1字节数据；将所述最初输入的字节数据的下位6比特和后输入的字节数据的上位2比特组合后生成的8比特单位的第2字节数据；同样地将最初输入的字节数据的下位n比特(n＝5、4、3、2、1)和后输入的字节数据的上位m比特(m＝3、4、5、6、7)组合后生成的8比特单位的第3～第7字节数据。
3.根据权利要求1所述的错误及同步的检出装置，其特征在于所述奇偶校验单元具有对包含延迟给定时钟的数据的给定校验位进行计算的第1及第2运算单元；所述第1运算单元接收从所述数据排列替换单元输出的8比特单位的字节数据，进行所述数据的延迟给定时钟之前的运算，并将该运算结果即中间字节数据输出到所述数据存储单元中；所述第2运算单元从所述数据存储单元中接收所述中间字节数据，进行所述数据的延迟给定时钟之前的运算，并将已进行了MPEG同步检出及根据奇偶校验的错误检出的8比特单位的字节数据输出。
4.根据权利要求3所述的错误及同步的检出装置，其特征在于所述第1运算单元将输入的8比特单位的字节数据设为pdatai[70]，将表示使用该字节数据pdatai[70]进行运算的运算结果的数据设为gxot[70]，将按照特定的基准时钟把该运算结果数据gxot[70]延迟7个时钟的8比特单位的字节数据设为gxot7d[70]，将在计算所述运算结果数据gxot[70]的过程中使用的8比特单位的中间变数设为gx[70]，当各比特的exclusive-OR“异”用「^」表示时，分别通过以下所述的运算，算出构成该8比特单位的中间变数gx[70]的各比特gx[7]、gx[6]、gx[5]、gx[4]、gx[3]、gx[2]、gx[1]、gx
；即gx
＝gxot7d
gx[1]＝gxot7d[1]gx[2]＝gxot7d[2]^gxot7d
gx[3]＝gxot7d[3]^gxot7d[1]^gxot7d
gx[4]＝gxot7d[4]^gxot7d[2]^gxot7d[1]gx[5]＝gxot7d[5]^gxot7d[3]^gxot7d[2]gx[6]＝gxot7d[6]^gxot7d[4]^gxot7d[3]gx[7]＝gxot7d[7]^gxot7d[5]^gxot7d[4]^gxot7d
使用所述中间变数gx[70]，分别通过以下所述的运算，算出构成所述运算结果数据gxot[70]的各比特gxot[7]、gxot[6]、gxot[5]、gxot[4]、gxot[3]、gxot[2]、gxot[1]、gxot
，即gxot[7]＝gx[7]^pdatai[7]gxot[6]＝gx[7]^gx[6]^pdatai[7]^pdatai[6]gxot[5]＝gx[7]^gx[6]^gx[5]^pdatai[7]^pdatai[6]^pdatai[5]gxot[4]＝gx[7]^gx[6]^gx[5]^gx[4]^pdatai[7]^pdatai[6]^pdatai[5]^pdatai[4]gxot[3]＝gx[7]^gx[6]^gx[5]^gx[4]^gx[3]^pdatai[7]^pdatai[6]^pdatai[5]^pdatai[4]^pdatai[3]gxot[2]＝gx[6]^gx[5]^gx[4]^gx[3]^gx[2]^pdatai[6]^pdatai[5]^pdatai[4]^pdatai[3]^pdatai[2]gxot[1]＝gx[5]^gx[4]^gx[3]^gx[2]^gx[1]^pdatai[5]^pdatai[4]^pdatai[3]^pdatai[2]^pdatai[1]gxot
＝gx[4]^gx[3]^gx[2]^gx[1]^gx
^pdatai[4]^pdatai[3]^pdatai[2]^pdatai[1]^pdatai
。
5.根据权利要求3所述的错误及同步的检出装置，其特征在于所述第2运算单元将输入的8比特单位的字节数据设为dobx[70]，将表示使用该字节数据dobx[70]进行运算的运算结果的数据设为bxot1[70]，将按照特定的基准时钟把所述输入的字节数据dobx[70]延迟7个时钟的8比特单位的字节数据设为dobx7d[70]，将在计算所述运算结果数据bxot1[70]的过程中使用的8比特单位的中间变数设为bx[70]，将按照所述基准时钟把所述第1运算单元的运算结果数据gxot[70]延迟1个时钟的8比特单位的字节数据设为gxot1d[70]，当把各比特的exclusive-OR“异”用「^」表示时，分别通过以下所述的运算，算出构成所述8比特单位的中间变数bx[70]的各比特bx[7]、bx[6]、bx[5]、bx[4]、bx[3]、bx[2]、bx[1]、bx
，即bx
＝dobx7d
bx[1]＝dobx7d[1]bx[2]＝dobx7d[2]bx[3]＝dobx7d[3]bx[4]＝dobx7d[4]bx[5]＝dobx7d[5]^dobx[1]bx[6]＝dobx7d[6]^dobx[2]bx[7]＝dobx7d[7]^dobx[3]^dobx[1]并且，分别通过以下所述的运算，算出构成所述运算结果数据bxot1[70]的各比特bxot1[7]、bxot1[6]、bxot1[5]、bxot1[4]、bxot1[3]、bxot1[2]、bxot1[1]、bxot1
，即bxot1[7]＝bx[7]^dobx
bxot1[6]＝bx[6]^bx
^dobx[7]bxot1[5]＝bx[5]^dobx[7]^dobx[6]bxot1[4]＝bx[4]^bx
^dobx[6]^dobx[5]bxot1[3]＝bx[3]^dobx[7]^dobx[5]^dobx[4]bxot1[2]＝bx[2]^dobx[6]^dobx[4]^dobx[3]bxot1[1]＝bx[1]^dobx[5]^dobx[3]^dobx[2]bxot1
＝bx
^dobx[4]^dobx[2]^dobx[1]并且，把表示根据所述运算结果数据bxot1[70]及所述第1运算单元的运算结果数据gxot[70]进行运算的运算结果的8比特单位的字节数据bxot2[70]，用bxot2[70]＝bxot1[70]^gxot1d[70]来计算。
6.根据权利要求3所述的错误及同步的检出装置，其特征在于所述数据存储单元输入来自所述数据排列替换单元的8比特单位的字节数据、以及所述第1运算单元的运算结果即8比特单位的字节数据，并将该两字节数据分别保持特定时间之后，将其输出。
7.根据权利要求1或6所述的错误及同步的检出装置，其特征在于所述数据存储单元由RAM构成。
8.一种错误及同步的检出方法，其特征在于包括输入7比特单位的字节数据，并将其变换为8比特单位的字节数据的数据排列替换步骤；输入用所述数据排列替换单元变换成的8比特单位的字节数据，并使用该字节数据进行校验位计算，将该计算过程中的8比特单位的中间字节数据暂时存储在数据存储装置中，同时使用存储在该数据存储装置中的所述中间字节数据继续进行所述校验位计算，进行MPEG同步字节的检出以及根据奇偶校验的错误检出的奇偶校验步骤；输出包含同步字节的8比特单位的字节数据的集合即MPEG包数据。
9.根据权利要求8所述的错误及同步的检出方法，其特征在于在所述数据排列替换步骤中生成将连续输入的7比特单位的2个字节数据作为1组，将最初输入的字节数据和后输入的字节数据的上位1比特组合后生成的8比特单位的第1字节数据；将所述最初输入的字节数据的下位6比特和后输入的字节数据的上位2比特组合后生成的8比特单位的第2字节数据；同样地将最初输入的字节数据的下位n比特(n＝5、4、3、2、1)和后输入的字节数据的上位m比特(m＝3、4、5、6、7)组合后生成的8比特单位的第3～第7字节数据。
10.根据权利要求8所述的错误及同步的检出方法，其特征在于所述奇偶校验步骤具有对包含延迟给定时钟的数据的给定校验位进行计算的第1及第2运算步骤；在所述第1运算步骤中，接收在所述数据排列替换步骤中变换的8比特单位的字节数据，进行所述数据的延迟给定时钟之前的运算，并将该运算结果即中间字节数据输出到所述数据存储装置中；在所述第2运算步骤中，从所述数据存储装置中接收所述中间字节数据，进行所述数据的延迟给定时钟之前的运算，并将已进行了MPEG同步检出及根据奇偶校验的错误检出的8比特单位的字节数据输出。
11.根据权利要求10所述的错误及同步的检出方法，其特征在于在所述第1运算步骤中，将输入的8比特单位的字节数据设为pdatai[70]，将表示使用该字节数据pdatai[70]进行运算的运算结果的数据设为gxot[70]，将按照特定的基准时钟把该运算结果数据gxot[70]延迟7个时钟的8比特单位的字节数据设为gxot7d[70]，将在计算所述运算结果数据gxot[70]的过程中使用的中间变数设为gx[70]，当把各比特的exclusive-OR“异”用「^」表示时，分别通过以下所述的运算，算出构成该8比特单位的中间变数gx[70]的各比特gx[7]、gx[6]、gx[5]、gx[4]、gx[3]、gx[2]、gx[1]、gx
，即gx
＝gxot7d
gx[1]＝gxot7d[1]gx[2]＝gxot7d[2]^gxot7d
gx[3]＝gxot7d[3]^gxot7d[1]^gxot7d
gx[4]＝gxot7d[4]^gxot7d[2]^gxot7d[1]gx[5]＝gxot7d[5]^gxot7d[3]^gxot7d[2]gx[6]＝gxot7d[6]^gxot7d[4]^gxot7d[3]gx[7]＝gxot7d[7]^gxot7d[5]^gxot7d[4]^gxot7d
使用所述中间变数gx[70]，分别通过以下所述的运算，算出构成所述运算结果数据gxot[70]的各比特gxot[7]、gxot[6]、gxot[5]、gxot[4]、gxot[3]、gxot[2]、gxot[1]、gxot
，即gxot[7]＝gx[7]^pdatai[7]gxot[6]＝gx[7]^gx[6]^pdatai[7]^pdatai[6]gxot[5]＝gx[7]^gx[6]^gx[5]^pdatai[7]^pdatai[6]^pdatai[5]gxot[4]＝gx[7]^gx[6]^gx[5]^gx[4]^pdatai[7]^pdatai[6]^pdatai[5]^pdatai[4]gxot[3]＝gx[7]^gx[6]^gx[5]^gx[4]^gx[3]^pdatai[7]^pdatai[6]^pdatai[5]^pdatai[4]^pdatai[3]gxot[2]＝gx[6]^gx[5]^gx[4]^gx[3]^gx[2]^pdatai[6]^pdatai[5]^pdatai[4]^pdatai[3]^pdatai[2]gxot[1]＝gx[5] ^gx[4]^gx[3]^gx[2]^gx[1]^pdatai[5]^pdatai[4]^pdatai[3]^pdatai[2]^pdatai[1]gxot
＝gx[4]^gx[3]^gx[2]^gx[1]^gx
^pdatai[4]^pdatai[3]^pdatai[2]^pdatai[1]^pdatai
。
12.根据权利要求10所述的错误及同步的检出方法，其特征在于在所述第2运算步骤中，将输入的8比特单位的字节数据设为dobx[70]，将表示使用该字节数据dobx[70]进行运算的运算结果的数据设为bxot1[70]，将按照特定的基准时钟把所述输入的字节数据dobx[70]延迟7个时钟的8比特单位的字节数据设为dobx7d[70]，将在计算所述运算结果数据bxot1[70]的过程中使用的8比特单位的中间变数设为bx[70]，将按照所述基准时钟把所述第1运算步骤的运算结果数据gxot1[70]延迟1个时钟的8比特单位的字节数据设为gxot1d[70]，当把各比特的exclusive-OR“异”用「^」表示时，分别通过以下所述的运算，算出构成所述8比特单位的中间变数bx[70]的各比特bx[7]、bx[6]、bx[5]、bx[4]、bx[3]、bx[2]、bx[1]、bx
，即bx
＝dobx7d
bx[1]＝dobx7d[1]bx[2]＝dobx7d[2]bx[3]＝dobx7d[3]bx[4]＝dobx7d[4]bx[5]＝dobx7d[5]^dobx[1]bx[6]＝dobx7d[6] ^dobx[2]bx[7]＝dobx7d[7]^dobx[3]^dobx[1]而且，分别通过以下所述的运算，算出构成所述运算结果数据bxot1[70]的各比特bxot1[7]、bxot1[6]、bxot1[5]、bxot1[4]、bxot1[3]、bxot1[2]、bxot1[1]、bxot1
，即bxot1[7]＝bx[7]^dobx
bxot1[6]＝bx[6]^bx
^dobx[7]bxot1[5]＝bx[5]^dobx[7]^dobx[6]bxot1[4]＝bx[4]^bx
^dobx[6]^dobx[5]bxot1[3]＝bx[3]^dobx[7]^dobx[5]^dobx[4]bxot1[2]＝bx[2]^dobx[6]^dobx[4]^dobx[3]bxot1[1]＝bx[1]^dobx[5]^dobx[3]^dobx[2]bxot1
＝bx
^dobx[4]^dobx[2]^dobx[1]而且，把表示根据所述运算结果数据bxot1[70]及所述第1运算步骤的运算结果数据gxot[70]进行运算的运算结果的8比特单位的字节数据bxot2[70]，用bxot2[70]＝bxot1[70]^gxot1d[70]来计算。
13.根据权利要求10所述的错误及同步的检出方法，其特征在于在所述奇偶校验步骤中，将由所述数据排列替换步骤依次传送到所述第1运算步骤的8比特单位的字节数据存储在所述数据存储装置中，同时保持特定的时间；将所述第1运算步骤的运算结果的8比特单位的字节数据存储在所述数据存储装置中；而且，在将所述第1运算步骤的运算结果的8比特单位的字节数据保持了所述特定的时间之后，将其从所述数据存储装置中传送到所述第2运算步骤中。
全文摘要
一种错误及同步的检出装置,利用数据排列替换单元1将7比特单位的字节数据替换为以8比特为1字节的字节数据。其后,始终使用该8比特单位的字节数据,并将该各字节数据存储在由RAM构成的数据存储单元3中。奇偶校验单元2接收来自数据排列替换单元1的字节数据和来自数据存储单元3的已延迟1496个时钟的各字节数据,进行各字节数据的同步检出运算及奇偶校验运算。因此,通过字节/字节变换处理,就不需要并行/串行变换电路及串行/并行变换电路。因为使用RAM来存储各字节数据,所以不需要1496段的延迟器。
文档编号H04N7/64GK1367584SQ02102380
公开日2002年9月4日 申请日期2002年1月22日 优先权日2001年1月22日
发明者福冈俊彦, 和田妙美 申请人:松下电器产业株式会社