专利名称：芯片上抖动的测量装置及方法
技术领域：
本发明涉及集成电路(integrated circuits)的领域，特别涉及一种芯片上抖动(jitter)的测量装置及方法，用于测量及校正时钟信号(clock signal)的抖动。
在开发一模拟或数字电路时，参考时钟信号(reference clock signal)一般是由电路的外部或由内部本身所产生。该参考时钟信号随后便流向不同的电路或次电路(sub-circuit)以提供计时作用(clocked operation)。某些效能需要使用参考时钟信号，并由设计者所指定，以使一电路能最佳化地运作。于众多电路及次电路传播的该参考时钟信号，可能会受到噪声(noise)的影响，包括外部及内部产生的电磁干扰(electro-magnetic interference，EMI)以及无线电频率干扰(radio frequency interference，RFI)噪声。除此之外，当一参考时钟信号的上升及下降沿在电路及次电路中传播时，可能会衰减。当一时钟信号在电路及次电路中传播时，该时钟信号会发生延迟，并因而落后(lag)该参考时钟信号。
如上所述，对于参考时钟信号有着一定的规格，不过，在一特定点接收到的时钟信号必须符合特定规格，以便虽有某种程度的衰减，但仍可被一运作电路接受。对于时钟信号，其中一项规格便是最大容许抖动(maximum allowablejitter)。抖动可被理解为一数字信号的重要时刻(significant instant)与其理想时点的短期差异(short-term variation)。举例而言，重要时刻包括一方形波(square wave)时钟信号的上升及下降沿。这些边沿的短期差异可通过时间来的t1，则该上升沿便发生了时间延迟Δt1(＝t1-E(t))。当该上升沿发生在E(t)的前的t1，则该上升沿便发生了时间领先Δt1(＝E(t)-t1)。类似的测量方法可用来测量一时钟信号的下降沿或其它重要时刻。抖动也能以单位间隔(unit interval)及相位(phase)(或度)测量出来。关于单位间隔，一单位间隔是时钟信号的一个循环(cycle)，而该循环以该时钟期间(clock period)作为标准，因此以单位间隔来表示抖动，便提供了以一单位间隔的分数来度量抖动大小的方式。而以相位表示抖动则通过与参考时钟或一预期的时钟事件间的相位偏移量(phase offset)，来描述一受测量的时钟信号。本发明的目的之一是提供其它的抖动测量法。
在测量抖动时，现有技术是利用一个与一集成电路相连的外部示波器。较佳的现有技术利用一数字式的示波器来同时记录并检视一参考时钟信号与一输入时钟信号(input clock signal)。当检视这些信号时，使用者可比较这些信号在时间上的不同。使用者可以重复进行这个方法许多次，以获得一输入时钟上的重要时刻是如何随着时间变化的信息，且这样的方法非常节省时间。然而这个先有技术需要一个大而昂贵的示波器，因此显得十分笨重麻烦。并且，该先有技术一般是使用于实验室的环境中，而无法在一存在有不合格集成电路的环境中使用。
本发明的另一目的在于提供一个能在集成电路本身内部测量抖动的电路。更进一步地说，本发明的目的还在于能够记录抖动数值，该数值记录了该输入时钟信号上重要时刻的多个事件。
本发明的再一目的在于提供以该抖动数值作为反馈(feedback)的一反馈控制系统。
这些以及其它的目的，在本发明中利用附有一芯片上抖动测量电路(on-chip jitter measurement circuit)的集成电路而得以实现。
本发明公开了一种芯片上抖动测量电路，包括多个延迟组件，一第一组电路及一第二组电路。每一延迟组件都具有一关联延迟(associated delay)、一组态为接收一输入时钟信号的输入端，以及一响应该关联延迟与该输入时钟信号的输出端。该输入时钟信号具有一重要时刻。该第一组电路是与该多个延迟组件的输入端与输出端相连结。此外，该第一组电路是组态为检测该输入时钟信号的重要时刻。该第一组电路也组态为输出一响应该输入时钟信号上的重要时刻的信号。该第二组电路是组态为接收响应该输入时钟信号上的重要时刻的信号以及一第一触发信号(trigger signal)。该第二组电路组态为锁定(latch)响应该输入时钟信号的重要时刻的信号，并且更进一步响应该第一触发信号上的一重要时刻。抖动的测量值便是从响应该输入时钟信号上的重要时刻的锁定信号来决定。
在本发明的另一实施例中，该锁定信号经过滤波。而在又一实施例中，该锁定信号用来记录该第一触发信号上的多个重要时刻。在本发明的另一实施例中，一结果运算器(result calculator)是组态为提供从该抖动的测量值所收集的信息。
本发明还公开一方法，用于测量从一参考时钟信号所衍生的输入时钟信号上一重要时刻的抖动。该方法包括接收一输入时钟信号、延迟该输入时钟信号、接收一触发信号以及产生一抖动测量信号等步骤。该输入时钟信号具有一重要时刻。该输入时钟信号受到一第一延迟，以产生一延迟输入时钟信号与该延迟输入时钟信号上的一延迟重要时刻。该触发信号则从该参考时钟信号延缓一第二延迟。该抖动测量信号便响应于该延迟输入时钟信号上的延迟重要时刻与该触发信号。
在本发明的另一实施例中，一抖动测量值是通过将该抖动测量信号与该第一延迟相比较而导出。然而在本发明的又一实施例中，该抖动测量信号是经过滤波，以产生一已滤波的抖动测量信号。在本发明的另一实施例中，该抖动测量信号是用于记录一第一多个触发信号。然而在本发明的又一实施例中，某些项目是以一响应该抖动测量值的反馈控制方式来调整。
本发明的又一实施例是响应一系统中的抖动的该系统。该系统包括一参考时钟，多个电路以及一抖动测量次系统(sub-system)。该参考时钟是组态为产生一具有一关联频率(associated frequency)的参考时钟信号。该多个电路组态为接收该参考时钟信号，并运作产生一输入时钟信号。该多个电路具有一第一特征值(characteristics)集合。该抖动测量次系统组态为接收该参考时钟信号与该输入时钟信号，并运作产生一响应该输入时钟信号的一重要时刻的抖动测量输出信号。此外，该抖动测量次系统包括多个延迟组件以及至少一可编程(programmable)的延迟组件。该多个延迟组件具有多个关联延迟(associateddelays)，组态为从该参考时钟信号与该输入时钟信号产生一合成信号(synthesized signal)。该至少一可编程的延迟组件具有至少一关联可编程延迟，组态为产生一触发信号，用于从该合成信号产生该抖动测量输出信号。该系统是响应该抖动测量输出信号而运作，以调整系统的至少一参数。在本发明的其它实施例中，该至少一参数是包括该参考时钟、该多个电路及该抖动测量次系统的特征值或参数，该抖动测量次系统则包括该多个延迟组件与该至少一可编程延迟组件。
该测量到的时间差Δt1与Δt2，是前述所讨论的抖动的测量工具。一个如输入时钟信号104与106的时钟信号，会由于噪声与其它因素而使其重要时刻发生变化。此外，一种测量抖动的方法，特别是一种利用芯片上组件来测量抖动的方法，可以达成最佳化的电路及系统效能。举例而言，时钟频率可通过增加或降低其频率的方法来对其控制。当时钟效能可被观察到时，如本发明中的状况，该可观测性(observability)以及可控制性(controllability)等特征便可被组合以提供一反馈控制系统，来达成最佳化的电路及系统效能。本发明中此方面的情况，将在讨论本发明的芯片上抖动测量电路后再行讨论。
B、抖动的测量方法及方块图利用对抖动的了解，本发明中一种测量抖动的方法可通过图2A的流程图以及图2B的方块图获得了解。图2A的步骤250表示接收一输入时钟信号，该输入时钟信号于步骤252受到一预先决定数值的延迟。该预先决定数值是与一经由电路与次电路传导的时钟信号的预期延迟数值有关。一触发信号于步骤254产生，该触发信号是与该延迟输入时钟信号上的重要时刻预期发生的时点有关，抖动所度量的是该延迟输入时钟信号的一重要时刻与该触发信号两者的发生时间差，以Δt来表示，并于步骤256中计算。该计算抖动的结果随后于步骤258输出。
图2B是一用来实施图2A方法的分析电路200的方块图。此外，分析电路200进一步地实施下述图3B中具有更好效果的方法。图2B中的输入时钟信号202经过多个延迟组件，由204-0至204-(n-1)。提供该输入时钟信号202至该分析电路200即为步骤250(见图2A)，并且当该输入时钟信号流经延迟组件204-0至204-(n-1)时即为步骤252。为了方便说明，将此处的该上升沿视为该重要时刻。此外，将所有的204-0至204-(n-1)的延迟组件都视为处于一稳定状态(steady state)，而所有延迟组件输出206-0至206-(n-1)都处于逻辑低电位(logic level low)。当该领先沿(leading edge)流经延迟组件204-0至204-(n-1)时，该输出206-0至206-0(n-1)便从逻辑低电位切换至逻辑高电位。举例而言，当输入时钟信号202流经延迟组件204-0但未流入204-1时，输出信号206-0将显示其处于逻辑高电位，而输出信号206-1将显示其处于逻辑低电位。因此，流经延迟组件204-0至204-(n-1)的该输入时钟信号202能被传送多远，可以通过监测所有的输出信号206-0至206-(n-1)而得知。信号206-0至206-(n-1)是提供给该分析次电路208的输入端208-0至208-(n-1)。分析次电路208提供监测输出信号206-0至206-(n-1)的功能。分析次电路208更接收一个触发信号212，该触发信号是与在该延迟输入时钟信号上的重要时刻预期发生的时间有关。利用该分析次电路208接收触发信号212即为图2A的步骤254。在接收该触发信号212后，分析次电路208即计算该延迟输入时钟信号的一重要时刻与该触发信号的发生时间差，此即图2A的步骤256。
回到前述该输入时钟信号202已流经延迟组件204-0，但尚未流经延迟组件204-1的例子，当触发信号212发生时，分析次电路208将在输入端208-1接收到逻辑高电位以及在输入端208-1接收到逻辑低电位。在得知何时该输入时钟信号的上升沿应该发生后，分析次电路208可以用来预测输入时钟信号202是否已流经预先决定的延迟组件204-x。在本发明的一实施例中，分析电路200是用来预测输入时钟信号是否已流经该延迟组件的半数n/2。须注意n/2是用在该实施例中，因为n为2的次方并且可被2整除。当n/2不是一个整数时，可利用次高或次低的整数。得知何时重要时刻将会发生后，分析次电路208随后将可以计算该上升沿的预期发生时间与其实际发生时间的差，即Δt。该结果或一相关的结果即输出为图2A的步骤258的计算结果210。
C、芯片上抖动测量电路在了解本发明的方法以及一般的实作方式后，我们将讨论本发明中利用常见逻辑组件的一特定实施例。图3A所示为一抖动测量电路300，在该抖动测量电路上，一参考时钟信号304及一输入时钟信号302分别通过输入端306-i1与306-i2输入至一与门(AND gate)306。抖动测量电路300是用来测量输入时钟信号302的上升沿的抖动，然而，通过该抖动测量电路300所提供的信息，将可了解如何去进一步应用本发明的技术内涵，以测量一输入时钟信号的其它重要时刻，如该输入时钟信号302的下降沿。如图所示的实施例，参考时钟信号304是一主时钟信号(master clock signal)，而输入时钟信号302是一流经多个电路及次电路的时钟信号，因此该输入时钟信号302总是落后该参考时钟信号304。输入时钟信号302与参考时钟信号304会以不同的方式互相影响，因此一个信号并非总是领先或落后另一个信号。
继续图3A所示的实施例，由于输入时钟信号302是被预期落后该参考时钟信号304，且由于上升沿是该输入时钟信号302的重要时刻，在该输入时钟信号302产生一上升沿时，参考时钟信号已经被预期处于逻辑高电位。因此，当输入时钟信号302转为逻辑高电位时，与门306的输出308将变成也处于逻辑高电位。与门输出308是为由参考时钟信号304与输入时钟信号302所合成的一信号。注意该与门306是有经过特别选择，以使其具有较尚未提及的延迟组件310-0至310-(n-1)为低的传播延迟(propagation delay)。因此，该与门306输出308的上升沿，会几乎与输入时钟信号302的上升沿一致。与门306的输出308随后将输入至多个串接(serially-connected)的延迟组件310-0至310-(n-1)。因此，输入时钟信号302流经延迟组件310-0至310-(n-1)并产生延迟组件输出312-0至312-(n-1)。本发明的一实施例中，延迟组件310-0至310-(n-1)是设计为具有近乎相同的关联延迟(associated delay)。在本发明的另一实施例中，该延迟组件310-0至310-(n-1)的关联延迟是由延迟锁回路(delay lock loop)314控制，而该延迟锁回路是由常用的电荷帮浦(charge pump)轮流控制。如图3A所示，延迟锁回路314具有多个电荷帮浦组件314-0至314-(n-1)，该多个电荷帮浦组件分别控制该延迟组件310-0至314-(n-1)的关联延迟。然而，延迟锁回路314与电荷帮浦组件314-0至314-(n-1)是出现在一特别的实施例中，其它延迟组件都不脱离本发明的精神及范围外。在本发明的另一实施例中，该延迟组件310-0至310-(n-1)的关联延迟是经过特别选择，以使得位于中央延迟组件310-(n/2)的左右的延迟组件，较位于边沿者如延迟组件310-0与310-(n-1)具有较短的关联延迟。这样的实施例在重要时刻是预期发生于约中央310-(n/2)处而不是两端点处的情形下，是非常理想的。我们已观察到，一时钟信号的重要时刻的分布情形，为一具有关联平均数(associated mean)E(t)以及标准差(standard deviation)σ的高斯分布(Gaussiandistribution)。依照对高斯分布σ的了解，一较高的分辨率(higher resolution)理想上应大约集中于E(t)处；再者，当时间与预期发生时间E(t)产生变异时，较高的分辨率并非必要。
在前述实施例中，抖动测量电路300是用来测量该输入时钟信号302的上升沿的抖动。当该输入时钟信号302上升沿流经延迟组件310-0至310-(n-1)时，其关联延迟组件输出312-0至312-(n-1)便由逻辑低电位切换至逻辑高电位。举例而言，在该输入时钟信号302已流经延迟组件310-0但尚未流入延迟组件310-1时，延迟组件输出312-0处于逻辑高电位，而延迟组件输出312-1处于逻辑低电位。这情形将作为更进一步地解释该抖动测量电路300的运作的说明。为了能更进一步了解该抖动测量电路300，以1与0作为显示，以指出该电路上某些点的逻辑电位。因此为了不让图3A变得更复杂，并非所有的逻辑状态都会显示出来，但这并不会影响我们对该电路的了解。在前述的情况中，与门318-1是值得注意的。与门318-1的输入端接收逻辑高电位的输出信号312-0以及经反相后的逻辑高电位的输出信号312-1。输出信号312-1是由反相器316-1加以反相并且输入至该与门318-1。因此，与门318-1接收两个逻辑高电位的输入，以提供逻辑高电位的与门输出324-1。相反地，在其它的每一个间隔的延迟组件310-0及310-0至310-(n-1)中，将分别输出逻辑低电位的与门输出324-0，324-2至324-(n-1)。与门输出信号324-0至324-(n-1)是提供为每一个D触发器(D flip-flops)326-0至326-(n-1)的D输入。用于抖动测量电路300中的每一D触发器都具有一个D输入，一正向沿时钟输入(positive edge clock input)，一清除输入(clear input)，一Q输出以及一Q输出(Q bar output)。其它类型的触发器(D flip-flops)或锁定电路(latch)也可在不脱离本发明技术内涵的情况下使用。在前述的情况中，必须注意的是所有送至D触发器326-0至326-(n-1)的D输入，除了D触发器326-1以外，都接收到逻辑低电位；D触发器326-1的D输入接收到逻辑高电位。
在前述的实施例中，抖动测量电路300组态为预期该延迟输入时钟信号的上升沿将发生在约延迟组件310-(n/2)处。回想一下用于描述图2B的分析电路200的触发信号212。一类似的信号也产生于图3A的抖动测量电路300。为了达到这个目的，将参考时钟信号304输入至可编程延迟组件328。可编程延迟组件328更进一步于输入端接收可编程延迟集合信号(programmable delayset signal)330。可编程延迟集合信号330调整可编程延迟组件328的关联延迟。在所述的实施例中，该可编程延迟组件328的关联延迟是经过调整，以使输入信号320平均地流经延迟组件310-0至310-(n-1)中的n/2个延迟组件。因此，可编程延迟组件328的输出即为触发信号329，其同时送至每一个D触发器326-0至326-(n-1)的时钟输入端。通过触发信号329，送至D触发器326-0至326-(n-1)的D输入将分别被转换为D触发器326-0至326-(n-1)的Q输出。在此情况下，通过D输入端而输入至D触发器326-1的该关联Q输出也将成为逻辑高电位。同样地，D触发器326-0至326-(n-1)的Q输出则成为逻辑低电位。
在此情况下，即可获得抖动的信息。例如，假设每一个延迟组件310-0至310-(n-1)都具有一个10微微秒(picoseconds，ps)的关联延迟且n＝128。再假设该输入时钟信号的上升沿预计延迟640ps。因此，该可编程延迟组件328是经过选择，以使其具有640 ps的延迟。然而在此情况下，该上升沿是于D触发器326-1的Q输出端被检测。因此从该上升沿预计时间的差异可表示为Δt＝[(128/2)-2]×10ps＝620ps。在该例中，该输入时钟信号的上升沿的实际时间是领先其预计时间620ps。此信息随后可提供给其它电路或处理器作更进一步的分析及最佳化。最佳化的架构随后将参考图4来作介绍。
如图3A所示，抖动测量电路300在功能上进一步的强化，以配合实际状况。单一检测器(single one detector)338为D触发器326-0至326-(n-1)的Q输出提供滤波的功能。在一特定实施例中，单一检测器338设计为仅有一个输入处于逻辑高电位，而其对应的的输出也处于逻辑高电位。在另一实施例中，单一检测器338设计为当有多个输入处于逻辑高电位时，不会有输出是处于逻辑高电位。在又一实施例中，单一检测器338是组态为假如有多个输入处于逻辑高电位时，其相对应最晚发生的信号由该单一检测器338输出。而在又一实施例中，当多个输入处于逻辑高电位时，该相对应地最早发生的信号由该单一检测器338输出。单一检测器338的过滤功能在有噪声的情况中特别需要，因此时D触发器326-0至326-(n-1)中的几个触发器可能会在无意间变成逻辑高电位。
在前述逻辑状态下，单一检测器输入340-1是处于逻辑高电位，而其它所有的输入是处于逻辑低电位。因此，其相对应的单一检测器输出342-1是处于逻辑高电位，而所有其它的输出则处于逻辑低电位。单一检测器输出342-0至342-(n-1)可被用来计算上述的落后或领先时间。
图3A显示对抖动测量电路300功能上进一步的强化。利用或门(OR gate)344-0至344-(n-1)。D触发器352-0至352-(n-1)及可编程延迟组件356，可组成一多重事件记录器(multiple event recorder)370。该多重事件记录器370捕捉多个上升沿的发生的信息。举例而言，理想上可能捕捉输入时钟信号302上多个(如100个)上升沿的发生的信息。该多重发生的周期是由重设信号(reset signal)332所设定。在100个上升沿周期选定之处，重设信号332即在每一个上升沿上变为逻辑高电位，以清除D触发器352-0至352-(n-1)。
在前述情形下，且假设一重设信号332已预先提供以使得所有送至D触发器352-0至352-(n-1)的Q输出都处于逻辑低电位，从该单一检测器输出342-1所接收并送至或门344-1的一输入，将处于逻辑高电位，而其它的输入将处于逻辑低电位。因此，该或门344-1的输出将处于逻辑高电位并且输入至该D触发器352-1的D输入。由于所有其它单一检测器输出342-0以及342-2至342-(n-1)与所有其它的D触发器352-0及352-2至352-(n-1)是处于逻辑低电位，所有相对应的或门344-x输入以及D触发器352-x的D输出将处于逻辑低电位。可编程延迟组件356以类似可编程延迟组件328的方式运作，除了可编程延迟组件356最好较可编程延迟组件328具有较长一点的延迟，以允许所有信号至少流经D触发器352-0至352-(n-1)。触发信号354便因此产生，以作为参考时钟信号304的延迟版本。在该触发信号354的上升沿发生之时，D触发器352-0至352-(n-1)从其D输入转换其逻辑信息至其Q输出。在上述情况下，该D触发器352-1的Q输出将处于逻辑高电位，而其中所有其它D触发器352-0以及352-2至352-(n-1)的Q输出将处于逻辑低电位。其中一个重要的特色便是，该D触发器352-1的Q输出将维持在逻辑高电位，直到该下一个重设信号332的发生。当其Q输出处于逻辑高电位且经由或门344-1被反馈给其D输出时，该D输出将继续处于逻辑高电位而不管该单一检测器输出342-1。因此，该D触发器352-1的Q输出将继续处于逻辑高电位。举例而言，在另一个参考时钟循环中的D触发器352-2的Q输出处于逻辑高电位时，352-1与352-2将继续处于逻辑高电位。依这种方式，所有输入信号302的上升沿的发生将被记录下来。任何在D触发器352-0至352-(n-1)的Q输出发生的逻辑高电位将仅在一重设信号332发生之时才会变成逻辑低电位。
该D触发器352-0至352-(n-1)的Q输出是用来作为结果计算器350的输入。在本发明的实施例中，结果计算器350计算重设信号332的每一循环(如，参考时钟信号304的100个循环)的信息。结果计算器350能组态为提供数个运算模式。举例来说，在运算模式0，结果计算器350在输入时钟信号302的上升沿最早发生时提供信息；在运算模式1，结果计算器350在该输入时钟信号302的上升沿最晚发生时提供信息；以及在运算模式2，结果运算器350提供输入时钟信号302的上升沿的最早与最晚发生时间差异的信息。此外，运算模式3提供输入时钟信号302的上升沿的发生的中位数(median)或平均值(average)信息。在本发明的一实施例中，运算模式是在模式输入端354由一对应的双位信号选择，且结果信息是以八位组(word)输出于结果计算器输出(result calculator output)356。须注意模式输入端354以及结果计算器输出356可具有更多或更少的字节线，以适于传送逻辑电位信息，并且普通技术人员可由本发明所公开的技术对其进行修正。
在本发明所公开的技术内容中，许多改进都是可能的。举例而言，计数器(counter)可安装于D触发器352-0至352-(n-1)的Q输出，以便可在几乎相同的时间内记录一上升沿的多重发生。在将该信息输入至结果计算器350后，平均值与标准差将可提供作为结果计算器350的其它运作模式。必须强调的是，虽然图3A仅显示出结果计算器的硬件，然而以软件或固件来实施也属合适。
如上所述，抖动测量电路300实施了图2A的方法以及图3B中功能更强的方法。在图3B的步骤371，接收了产生于图2A的步骤258的该抖动的测量值。如此的抖动测量值随后在步骤372进行过滤。如前所述，滤波可由一单一检测器338(图3A)所完成。此外，滤波的动作也可由其它技术人员通过本发明所公开的技术内容而实现。在图3B的步骤374，该过滤后的抖动测量值被记录下来。如实施于图3A中的抖动测量电路300，该记录功能是通过反馈回路中的D触发器352-0与352-(n-1)与或门344-0至344-(n-1)相结合来实现。最后，在图3B的步骤376，抖动结果被计算出来。如关于图3A的抖动测量电路300所讨论的，抖动结果可用上升沿的最早或最晚发生、上升沿发生的中位数或平均时间或是其它统计结果的形式来呈现。
D、利用抖动信息进行反馈控制利用本发明的方法及实施例所提供的抖动信息，可对本发明所赖以实施的电路及系统进行最佳化。图4为一实施抖动测量次系统402的反馈系统400的方块图。如图所示，次系统402实施图2A与图3B的方法并且含有延迟组件406以及至少一可编程延迟组件408。延迟组件406与延迟组件204-0至204-(n-1)以及延迟组件314-0至314-(n-1)是实质上近似的。可编程延迟组件408与可编程延迟组件328也为实质上近似的。参考时钟产生器404是用来产生一参考时钟信号412，该参考时钟信号412与参考时钟信号304则是实质上近似。参考时钟信号412输入至图2A、2B所示的分析电路200，以及图3A、3B的抖动测量电路300；此外，参考时钟信号412也输入至电路及次电路414。举例来说，电路及次电路414可以是一计算机或微处理器内的许多电路及次电路。输入时钟信号416是由电路及次电路414所产生，并且被输入至该抖动测量次系统分析电路402。输入时钟信号416与图2B、3A的输入时钟信号202以及输入时钟信号302是实质上近似。图4的组成部分可由熟知该项技术者利用本发明所公开的内容进行修改。
与图2A、2B、3A及3B相同，抖动测量次系统402(或称辅助系统)产生抖动结果与计算输出(jitter result and calculation output)410。为符合图4的目的，抖动结果以及计算输出410可以借本发明所公开的各种模式混合输出。抖动结果与计算输出410随后用于反馈的组态设定，以最佳化反馈系统400的效能。抖动结果与计算输出410可反馈到至少四个组成组件，包括参考时钟产生器404、延迟组件406、可编程延迟组件408以及电路与次电路414。
在将抖动结果与计算输出410反馈至参考时钟产生器404时，参考时钟产生器可被调整至最佳效能，而不需冒造成系统问题的风险。例如，当抖动结果与计算输出410显示参考时钟产生器404正产生一参考时钟输入，且该参考时钟输入具高于一预定临界值(predetermined threshold)的抖动时，参考时钟产生器404便会调整，以减少其关联时钟频率。相反地，当抖动结果与计算输出410显示该被观察的抖动是低于一预定临界值时，参考时钟产生器404便会调整以增加其关联时钟频率。由参考时钟产生器404产生的参考时钟信号412具有公知的关联工作周期(associated duty cycle)。因此，抖动结果与计算输出410也可被用来调整该参考时钟信号412的工作周期，以达到更好的效能。
前面提到，延迟组件204-0与204-(n-1)与延迟组件310-0与310-(n-1)最好能实际运用在一重要时刻(即本例中一时钟信号的上升沿)的预期发生时间分别大约靠近于延迟组件的中点204-(n/2)与310-(n/2)之处。通过该重要时刻的预期发生时间于该延迟组件的中点，落后与领先该重要时刻预期发生时间的抖动均可适当地观察及分析。抖动测量次系统402可组态为提供发生时间的一中位数或平均值给在一输入时钟信号416上观察到的重要事件。该中位数或平均值可作为抖动结果与计算输出410的部分，该抖动结果与计算输出随后可被反馈至可编程延迟组件408。因此，可编程延迟组件的关联延迟可被调整，以使得该发生时间的中位数或平均值约靠近于一串延迟组件的中点(即延迟组件204-(n/2)或310-(n/2))。举例来说，若抖动测量次系统402决定了输入时钟信号416的一重要时刻的平均发生时间在于参考时钟信号412后320微微秒，可编程延迟组件408的关联延迟可被调整，以使图2B或3A的延迟组件204-(n/2)或310-(n/2)可分别具有一320微微秒的平均延迟。
抖动测量次系统402可提供有关输入时钟信号416上重要时刻的变异或分布的信息。该信息可以输入时钟信号416上重要时刻的最早及最晚发生时间的方式呈现。此外，分析电路可用来提供如标准差等统计信息。该变异或分布的信息可提供作为抖动结果及计算410的部分并且随后反馈至延迟组件406。通过反馈该信息，延迟组件406的关联延迟可被调整至最佳化状态。例如，当抖动测量次系统402决定输入时钟信号416上重要时刻的变异或分布，将分散于延迟组件204-0至204-(n-1)或310-0至310-(n-1)中预先决定的众多延迟组件内，该延迟组件204-0至204-(n-1)或310-0至310-(n-1)的关联延迟将会增加。通过增加该关联延迟，输入时钟信号416上重要时刻的变异或分布将分散于204-0至204-(n-1)或310-0至310-(n-1)中较少的延迟组件。相反地，当抖动测量次系统402决定输入时钟信号416上重要时刻的变异或分布，将分散于延迟组件204-0至204-(n-1)或310-0至310-(n-1)中预先决定的少数延迟组件，该延迟组件204-0至204-(n-1)或310-0至310-(n-1)的关联延迟将会降低。通过降低该关联延迟，输入时钟信号416上重要时刻的变异或分布将分散在延迟组件204-0至204-(n-1)或310-0至310-(n-1)中较多的延迟组件内。
特别重要的是，由抖动测量次系统402产生的抖动结果与计算输出410也可反馈至该反馈系统400的电路及次电路414。技术人员会注意到该抖动结果与计算输出410的数值，并可进一步利用该项信息来将电路与次电路414最佳化。举例来说，当电路与次电路414包括滤波组件时，该滤波组件的特征值可依抖动结果与计算输出410来作调整。
本发明虽以较佳实施例公开如上，然其并非用于限定本发明的范围，任何本领域普通技术人员，在不脱离本发明的精神和范围内，可做一些的等效变动与修改，因此本发明的保护范围以权利要求为准。
权利要求
1.一种具有一抖动测量电路的集成电路，其特征在于，它包括多个延迟组件，每一延迟组件具有一关联延迟、一组态为接收一输入时钟信号的输入端以及一响应该关联延迟与该输入时钟信号的输出端，其中该输入时钟信号具有一重要时刻(significant instant)；一第一组电路，与该多个延迟组件的输入端与输出端相连接，该第一组电路组态为检测该输入时钟信号上的重要时刻，该第一组电路更组态为响应该输入时钟信号上的重要时刻而输出一信号；以及一第二组电路，组态为接收响应该输入时钟信号的重要时刻的该信号以及一第一触发信号，该第二组电路组态为锁定响应该输入时钟信号的重要时刻的该信号，且还响应于该第一触发信号的一重要时刻，其中抖动的一测量值是由响应该输入时钟信号的重要时刻的锁定信号来决定。
2.如权利要求1所述的集成电路，其特征在于所述的每一该多个延迟组件的关联延迟是由一延迟控制电路所控制。
3.如权利要求1所述的集成电路，其特征在于所述的第一组电路包括多个双输入逻辑门，每一该双输入逻辑门是与每一该多个延迟组件相对应。
4.如权利要求1所述的集成电路，其特征在于所述的第二组电路包括一第一多个锁定电路，每一该第一多个锁定电路是与每一该多个延迟组件相对应。
5.如权利要求1所述的集成电路，其特征在于，还包括一结果计算器，其组态为提供从该抖动的测量值所收集到的信息。
6.一种测量由一参考时钟信号所衍生的一时钟信号的一重要时刻的抖动的方法，是包括下列步骤接收一输入时钟信号，其中该输入时钟信号具有一重要时刻；将该输入时钟信号延缓一第一延迟，以产生一延迟输入时钟信号及该延迟输入时钟信号的一延迟重要时刻；接收一触发信号，其中该触发信号是从该参考时钟信号延缓一第二延迟；检测该延迟输入时钟信号的延迟重要时刻；以及产生响应于该延迟输入时钟信号的延迟重要时刻及该触发记号的一抖动测量信号。
7.如权利要求6所述的方法，其特征在于，还包括通过将该抖动测量信号与该第一延迟作比较而取得一抖动测量值。
8.如权利要求6所述的方法，其特征在于，还包括将该抖动测量信号经过滤波，以产生一滤波后(filtered)的抖动测量信号。
9.一种响应系统内抖动以作调整的系统，其特征在于，它包括一参考时钟，组态为产生一具有一关联频率的参考时钟信号；多个电路，组态为接收该参考时钟信号，并运作产生一输入时钟信号，该多个电路具有一组第一特征值；以及一抖动测量次系统，组态为接收该参考时钟信号与该输入时钟信号，并运作产生一响应该输入时钟信号的重要时刻的一抖动测量输出信号，其中该抖动测量次系统包括多个具有多个关联延迟的延迟组件，组态为产生一以该参考时钟信号与该输入时钟信号的合成信号；以及至少一具有至少一关联可编程延迟的可编程延迟组件，组态为产生一触发信号，用于从该合成信号产生该抖动测量输出信号；其中该系统运作以响应该抖动测量输出信号，而调整该系统的至少一参数。
10.如权利要求9所述的响应系统内抖动以作调整的系统，其特征在于所述的至少一参数包括该关联频率。
全文摘要
本发明涉及一种芯片上抖动(jitter)的测量装置及方法，测量装置包括延迟组件，以及第一与第二组电路。每一延迟组件具有一关联延迟(associated delay)，及一组态为接收一输入时钟信号的输入端。第一组电路检测该输入时钟信号的重要时刻(significant instant)，并组态为响应该输入时钟信号的重要时刻而输出一信号。第二组电路接收响应该输入时钟信号的重要时刻的该信号，及一第一触发信号。并且，第二组电路锁定(latch)响应该输入时钟信号的重要时刻的该信号，且进一步响应于该第一触发信号的一重要时刻。一抖动的测量值便是从响应该输入时钟信号的重要时刻的该锁定信号来决定。
文档编号H04L7/033GK1400662SQ0212731
公开日2003年3月5日 申请日期2002年7月31日 优先权日2001年12月12日
发明者李耿民, 曹云翔 申请人:威盛电子股份有限公司