专利名称：宽带码分多址主同步信道用匹配滤波器的制作方法
技术领域：
本实用新型涉及一种码分多址主同步信道的接收处理装置，具体的说，是关于产生宽带码分多址的时隙同步的主同步信道用匹配滤波器。
目前采用的定时隙同步匹配滤波器如图3所示，对宽带码分多址主同步码，当M＝256、N＝2时，所需的寄存器数为8192个，可见该传统的定时隙匹配滤波器存在占用很大的逻辑资源或芯片面积的缺陷。
本实用新型的技术方案是一种宽带码分多址主同步信道用匹配滤波器，包括求模电路，前接于该求模电路并依次以电路相连接的一级匹配电路、二级匹配电路，所述的一级匹配电路包括16*N个X宽的寄存器，而二级匹配电路包括15个16*N长Y宽的先进先出(FIFO)电路实现(X、Y表示寄存器的比特数)。由于现场可编程门阵列(FPGA)芯片面积主要由寄存器的多少决定，因此，采用本方法将大大减少芯片的使用面积。
由此可见，本实用新型的显著效果是把传统需用256*N个移位寄存器的匹配滤波器的硬件大量转化成FIFO来实现，在达到相同的时隙同步提取的同时，可减少FPGA芯片的逻辑资源，或减少ASIC芯片的面积。如当M＝256、N＝2时，所需的寄存器仅为16*2*8＝256个。
图2、主同步信道匹配滤波在定SLOT同步中的应用。
图3、传统的主同步信道信号捕获用匹配滤波器。
图4、本实用新型的主同步信道信号的匹配滤波器的原理电路图。
a＝<x1，x2，x3，...，x16>＝<1，1，1，1，1，1，-1，-1，1，-1，1，-1，1，-1，-1，1>由主同步码的生成原理，主同步码是一个256长的码，它被影射到每时隙头的256码片发射，来表示每时隙的起点。进一步分析可看出，要对主同步信道信号匹配，可先用a＝<x1，x2，x3，...，x16>＝<1，1，1，1，1，1，-1，-1，1，-1，1，-1，1，-1，-1，1>对信号匹配，对匹配后的结果，再用<a，a，a，-a，-a，a，-a，-a，a，a，a，-a，a，-a，a，a>做一次匹配，这等效于用整个主同步码来匹配输入信号。通过这样的变化来实现匹配滤波的原理电路如图4所示该匹配滤波器包括求模电路3及前接于该求模电路3并依次以电路相连接的一级匹配电路1、二级匹配电路2。
所述的一级匹配电路1包括接收I路基带信号的16*N个X宽寄存器14(N根据所需的搜索精度确定，N为整数，X为2的幂次方)；接收Q路基带信号的16*N个X宽寄存器15；16位的一级本地码11，其中一级本地码11的每一位数对应N个寄存器；分别对应连接寄存器14的输出端与一级本地码11的输出端的16*N个乘法器12，其中一级本地码11的每一位数对应N个乘法器12；分别对应连接寄存器15的输出端与一级本地码11的输出端的16*N个乘法器16，其中一级本地码11的每一位数对应N个乘法器16；与16*N个乘法器12的输出端均相连的加法器13；与16*N个乘法器16的输出端均相连的加法器17。
所述的二级匹配电路2包括与加法器13的输出端依次电路相连接的15个16*N长Y宽的先进先出存储器(FIFO)21；与加法器17的输出端依次电路相连接的15个16*N长Y宽的先进先出存储器22，一般Y比X大，在性能与硬件量之间折中，Y可取2的幂次方；16位的二级本地码23；分别依次对应连接二级本地码23输出端与存储器21输出端的16个乘法器24，所述的第一个乘法器24与加法器13的输出端及第一位二级本地码23的输出端相连；分别依次对应连接二级本地码23的输出端与存储器22的输出端的16个乘法器25，所述的第一个乘法器25与加法器17的输出端及第一位二级本地码23的输出端相连；与16个乘法器24的输出端均相连的加法器26；与16个乘法器25的输出端均相连的加法器27。
首先，数字化同步与正交(I、Q)基带信号以采样时钟速率为数倍码片(1/N码片)速率进入一级匹配电路1中的16*N个移位寄存器14、15，所述的一级本地码为<111111-1-11-11-11-1-1>，其中一级本地码的每一位数对应N个X比特宽寄存器，并且每一位对应移位寄存器的相邻N个寄存器的输出作乘运算，把所有的运算结果相加，以采样时钟速率将结果送入二级匹配电路2。由于一级匹配电路的匹配滤波输出是16*N个采样时钟速率为一周期，在与二级本地码23的匹配时，相邻码元对信号的运算要隔16*N个采样时钟速率，为了保证采样时钟速率的滑动匹配，在每一位的运算间用一个16*N长的FIFO，共15个，所述的第二级本地码由<a，a，a，-a，-a，a，-a，-a，a，a，a，-a，a，-a，a，a>映射成<1，1，1，-1，-1，1，-1，-1，1，1，1，-1，1，-1，1，1>。从而完成与传统的匹配滤波器相同功能的时隙同步提取。
如当N＝2、X＝8时、所述的一级匹配电路1中的8位寄存器14为32个；8位寄存器15为32个；一级本地码11的每一位数对应2个寄存器；乘法器12为32个，其中一级本地码11的每一位数对应2个乘法器12；乘法器16为32个，其中一级本地码11的每一位数对应2个乘法器16；所述的二级匹配电路2中的先进先出存储器(FIFO)为32字节长，16字节宽；
权利要求1.一种宽带码分多址主同步信道用匹配滤波器，包括求模电路(3)，其特征在于，该匹配滤波器还包括，前接于该求模电路(3)并依次以电路相连接的一级匹配电路(1)、二级匹配电路(2)所述的一级匹配电路1包括接收I路基带信号的16*N个X宽寄存器(14)；接收Q路基带信号的16*N个X宽寄存器(15)；16位的一级本地码(11)，其中一级本地码(11)的每一位数对应N个寄存器；分别对应连接寄存器(14)的输出端与一级本地码(11)的输出端的16*N个乘法器(12)，其中一级本地码(11)的每一位数对应N个乘法器(12)；分别对应连接寄存器(15)的输出端与一级本地码(11)的输出端的16*N个乘法器(16)，其中一级本地码(11)的每一位数对应N个乘法器(16)；与16*N个乘法器(12)的输出端均相连的加法器(13)；与16*N个乘法器(16)的输出端均相连的加法器(17)。所述的二级匹配电路(2)包括与加法器(13)的输出端依次电路相连接的(15)个16*N长Y宽的先进先出存储器(21)；与加法器(17)的输出端依次电路相连接的15个16*N长Y宽的先进先出存储器(22)；16位的二级本地码(23)；分别依次对应连接二级本地码(23)输出端与存储器(21)输出端的16个乘法器(24)，所述的第一个乘法器(24)与加法器(13)的输出端及第一位二级本地码(23)的输出端相连；分别依次对应连接二级本地码(23)的输出端与存储器(22)的输出端的16个乘法器(25)，所述的第一个乘法器(25)与加法器(17)的输出端及第一位二级本地码(23)的输出端相连；与16个乘法器(24)的输出端均相连的加法器(26)；与16个乘法器(25)的输出端均相连的加法器(27)。
2.根据权利要求1所述的宽带码分多址主同步信道用匹配滤波器，其特征在于，所述的一级本地码(11)为<111111-1-11-11-11-1-1>。
3.根据权利要求2所述的宽带码分多址主同步信道用匹配滤波器，其特征在于，所述的第二级本地码(23)由<a，a，a，-a，-a，a，-a，-a，a，a，a，-a，a，-a，a，a>映射成<1，1，1，-1，-1，1，-1，-1，1，1，1，-1，1，-1，1，1>。
4.根据权利要求1或3所述的宽带码分多址主同步信道用匹配滤波器，其特征在于，所述的N为整数。
5.根据权利要求4所述的宽带码分多址主同步信道用匹配滤波器，其特征在于，所述的N为2。
6.根据权利要求1所述的宽带码分多址主同步信道用匹配滤波器，其特征在于，所述的X为2的幂次方。
7.根据权利要求1或6所述的宽带码分多址主同步信道用匹配滤波器，其特征在于，所述的Y比X大，Y也为2的幂次方。
专利摘要一种宽带码分多址主同步信道用匹配滤波器，包括求模电路(3)，该匹配滤波器还包括，前接于该求模电路(3)并依次以电路相连接的一级匹配电路(1)、二级匹配电路(2)所述的一级匹配电路(1)包括16＊N个X宽的寄存器，而二级匹配电路(2)包括15个16＊N长Y宽的先进先出存储器，X、Y表示寄存器的比特数。由于现场可编程门阵列(FPGA)芯片面积主要由寄存器的多少决定，因此，采用本方法将大大减少芯片的使用面积。把传统需用256＊N个移位寄存器的匹配滤波器的硬件大量转化成FIFO来实现，在达到相同的时隙同步提取的同时，可减少FPGA芯片的逻辑资源，或减少ASIC芯片的面积。
文档编号H04J13/00GK2561170SQ0226646
公开日2003年7月16日 申请日期2002年8月21日 优先权日2002年8月21日
发明者李科祥 申请人:上海华龙信息技术开发中心