专利名称：在处理器单元中的多个处理元件间提供有效通信的方法和装置的制作方法
相互参考的交叉引用无可用的。
关于联合发起研究的声明无可用的背景如本领域技术人员已知的，诸如路由器的数据转发装置以相对较高的线速率处理到来的分组，如OC-192(10Gbps)。数据转发装置可包括网络处理器，诸如多核心的，例如Intel公司的单模IXP 1200网络处理器。在具有多个处理元件的网络处理器中，接收到的分组的头信息被发送到一个处理线程，该处理线程对该分组进行分类并根据各种运算法则修改网络状态。这些运算法则对由同一数据流中的多个分组共享的数据结构进行处理。但是，该被共享的数据分组应按照分组的到达顺序被访问。有效的将控制和数据传递到下一个属于同一数据流的一个分组的线程处理过程是困难的。例如，一个网络处理器可包括16个处理元件，这些处理元件必须交换控制和/或数据。
附图的简要说明通过下面结合附图的详细说明，可更加全面的理解包含在此的实施例，其中
图1是一个示范系统的图，该系统包括一个具有一个网络处理器单元的网络装置，该网络处理器单元具有一个文本转发总线；图2是一个示范网络处理器的图，该网络处理器具有一个文本转发总线；图3是一个示范运行微码的处理元件(PE)的图；图4是一个处理单元的结构图，该处理单元具有多个连接到一个文本转发总线的处理元件；图5是一个示范文本转发元件的结构图；图6是一个时序图，其表示了在一个文本转发总线上以32比特模式的控制和数据传递；
图6A是一个时序图，其表示了在一个文本转发总线上以64比特模式的控制和数据传递；图7是一个处理单元的结构图，该处理单元具有多个与一个具有一个开关的文本转发总线相连接的处理元件；和图8是一个示范文本转发总线开关执行的结构图。
详细说明图1表示一个示例的网络装置2，其包括具有多个处理元件(PE)的多个网络处理器单元(NPU)，这些处理元件通过一个文本转发总线结构互相连接。该NPU对从一个数据源6到来的分组进行处理并将处理过的数据发送到一个目的地装置8。该网络装置2可包括例如一个路由器、一个开关等等。例如，该数据源6和目的地装置8可包括多个目前已知的或尚未开发出的网络装置，它们可通过一个通信路径连接，诸如一个具有OC-192(10Gbps)线速度的光路径。
该例举的网络装置2的特点在于一个线路卡LC1-LC4(“刀片”)的集合，这些线路卡通过一个开关结构SF(例如一个交叉开关或共享存储器的开关结构)相互连接。该开关结构SF例如可符合CSIX(普通开关接口)或其它结构技术，诸如高速传输、极大带宽、PCI(外围部件互联)，基于SONET的分组、高速IO、和/或UTOPIA(用于ATM的通用测试和操作PHY接口)。
单个的线路卡(例如LC1)可包括一个或多个物理层(PHY)装置PD1、PD2(例如光、有线或无线的PHY)，它们掌握着基于网络连接的通信。这些PHYPD在由不同网络介质承载的物理信号和由数字系统使用的比特(例如“0”和“1”)之间进行转换。线路卡LC也可包括成帧装置(如以太网、同步光网络(SONET)、高级数据链路(HDLC)成帧器或其它“二层”装置)FD1、FD2，它们能够在诸如错误检测和/或修正的帧上执行操作。所表示的线路卡LC也可包括一个或多个网络处理器NP1、NP2，其可对通过PHY接收到的分组执行分组处理操作，并通过开关结构SF将该分组传递给一个提供有出口接口的线路卡LC以转发该分组。潜在的，该网络处理器NP可执行“二层”职责而不是成帧装置FD。
图2例示了一个包括一个处理器12的系统10，其可以是一个网络处理器。该处理器12连接到一个或多个I/O装置，例如，网络装置14和16，以及一个存储器系统18。处理器12包括多个处理器(“处理引擎”或“PE”)20，每一个具有多个受执行线程22控制的硬件。在所表示的例子中，具有“n”个处理元件20，并且每个处理元件20能够处理多个线程22。每个处理元件20连接到并且能够与相邻的处理元件通信。如下所详细描述的，PE20能够与一个文本转发总线(CFB)结构相互连接，该总线结构能够使在PE中的控制和数据信息有效传递。
在一个实施例中，处理器12也包括一个通用处理器24，该处理器24协助对处理元件20和处理器12的其它资源装载微码控制，并执行其它诸如操作协议等的计算机类型的功能。在网络处理应用中，处理器24也能对不能由处理元件20掌握的更高层的网络处理任务提供支持。
每一个处理元件20都能使用共享资源进行操作，这些共享资源例如包括存储器系统18、一个外部总线接口26、I/O接口28和控制和状态寄存器(CSR)32。I/O接口28负责将处理器12控制并连接到I/O装置14、16。存储器系统18包括一个动态随机访问存储器(DRAM)34，可使用一个DRAM控制器36和一个静态随机访问存储器(SRAM)38对其进行访问，可使用一个SRAM控制器40对SRAM38进行访问。尽管没有示出，处理器12也将包括一个非易失性的存储器以支持引导操作。DRAM34和DRAM控制器36典型的用于处理例如在网络应用中的大篇幅数据，处理来自网络分组的有效载荷。在网络实现中，SRAM38和SRAM控制器40用于低潜伏期、快速访问任务，例如，访问查表等。
装置14和16可以是任何能够发送和/或接收网络业务数据的网络装置，诸如成帧/MAC(媒体访问控制)装置，例如，用于连接到基于T以太网、千兆以太网、ATM(异步传输模式)或其它类型网络的10/100的装置，或用于连接到一个开关结构的装置。例如，在一个配置中，网络装置14可以是一个以太网MAC装置(连接到一个以太网，没有示出)，其向处理器12和装置16发送数据，装置16可以是一个开关结构装置，该开关结构装置从用于向一个开关结构上发送的处理器12接收处理过的数据。
此外，每个网络装置14、16可包括多个端口来被处理器12服务。I/O接口28因此支持一种或多种类型的接口，诸如一个用于分组和在一个PHY装置和一个更高层(如链路层)间的信元传递的接口，或者一个在业务管理器和用于异步传输模式(ATM)、因特网协议(IP)、以太网以及类似的数据通信应用之间的接口。I/O接口28可包括单独接收和发送块，并且每一个可对一个由处理器12支持的特殊接口单独配置。
其它装置，诸如主计算机和/或总线外围设备(没有示出)，可连接到一个由外部总线接口26控制的外部总线，该外部总线接口26也可受处理器12的服务。
通常，作为一个网络处理器，处理器12能够接口到多种类型的通信装置或接收/发送数据的接口。处理器12作为一个网络处理器的功能可以从一个类似于网络装置14的网络装置接收信息单元，并以并行的方式处理这些单元。信息单元可包括一个整个的网络分组(例如以太网分组)或一个分组的一部分，例如是一个诸如普通交换接口(或“CSIX”)信元或ATM信元、或分组段的信元。也可以打算使用其它单元。
处理器12的每一个功能单元连接到一个内部总线结构或内部连接42。存储器总线44a、44b分别将存储器控制器36和40连接到存储器系统18的各个存储器单元DRAM34和SRAM38。I/O接口28通过各个I/O总线线路46a和46b分别连接到装置14和16。
参考图3，示出了一个处理元件20的例子。处理元件(PE)20包括一个控制单元50、控制逻辑(或微控制器)52和一个文本判别器/事件逻辑53，其中控制单元50包括一个控制存储器51。控制存储器51用于存储微码。该微码可由处理器24装载。该PE线程22的功能从而由通过用于一个特殊用户的应用的核心处理器24所装载进处理元件的控制存储器51内的微码来确定。
微控制器52包括一个指令解码器和用于每个所支持的线程的程序计数(PC)单元。文本判别器/事件逻辑53可从任何共享资源接收消息，例如SRAM38、DRAM34或处理器核心24等等。这些消息提供是否一个所请求的功能已经完成的信息。
PE20也包括一个执行数据路径54和一个连接到控制单元50的通用寄存器(GPR)文件单元56。数据路径54可包括多个不同数据路径元件，例如一个ALU(算术逻辑单元)、一个复用器和一个内容可访问存储器(CAM)。
GPR文件单元56(GPR)的寄存器在单独的两侧提供，A侧56a和B侧56b。在程序控制下对GPR进行单独的读取和写入。当作为指令中的一个源时，GPR向数据路径54提供操作数。当作为指令中的一个目的地时，它们被写入数据路径54的结果。指令指定选为源或目的地的特殊GPR的寄存器数目。由控制单元50提供的指令中的OP码(Opcode)选择将要执行由该指令定义的操作的数据路径元件。
PE20进一步包括一个写入传递(传递出)寄存器文件62和一个读取传递(传递进)寄存器文件64。写入传递寄存器文件62的写入传递寄存器把将要写入到一个资源的外部数据存储到处理元件。在示范实施例中，该写入寄存器文件被分割成用于SRAM(SRAM写入传递寄存器62a)和DRAM(DRAM写入传递寄存器62b)的各个寄存器文件。读取传递寄存器文件64用于把来自一个外部资源的返回数据存储到处理元件20。类似于写入传递寄存器文件，该读取传递寄存器文件被分别分割成用于SRAM和DRAM的各个寄存器文件，寄存器文件64a和64b。传递寄存器文件62、64连接到数据路径54和控制存储器50。应当注意，处理器12的结构支持允许任何PE访问任何其它PE的传递寄存器的“发射器”指令。
同样包括在PE20中的是本地存储器66。本地存储器66由寄存器68a(“LM_Addr_1”)、68b(“LM_Addr_0”)寻址，其向数据路径54提供操作数，并从作为目的地的数据路径54接收结果。
PE20也包括本地控制和状态寄存器(CSR)70，其连接到传递寄存器，用于存储本地内部线程和全局事件信令信息，以及其它控制和状态信息。其它存储器和功能单元，如，循环冗余码校验(CRC)单元(未示出)，也可包括在该处理单元中。
PE20的其它寄存器类型包括下一个相邻(NN)寄存器74，其连接到控制存储器50和执行数据路径54，用于存储从一个在基于下一个相邻输入信号76a的传递路径处理中的先前相邻的PE(“上行流PE”)，或从同一个PE接收到的信息，并受存储在本地CSR70中的信息的控制。下一个邻居将信号76b输出到在一个处理传递路径中的下一个相邻PE(“下行流PE”)，该处理传递路径可在本地CSR70的控制下提供。从而，在任何PE上的线程可通过下一个邻居信令将线程发信号到下一个PE上。如下所详细描述的，处理元件可由一个文本转发总线(CFB)相互连接，从而在多个PE中有效的传递数据和控制信息。
虽然例示了硬件并在此进行了一些详细的描述，应当理解所例示的实施例和在此对文本转发总线的描述可应用于多种硬件、处理器、结构、装置、开发系统/工具等等。
图4例示了文本转发总线(CFB)结构100，该结构相互连接下一个相邻结构中的一个网络处理单元的处理元件102a-102q(PE0-PE15)。第16个PE102。(PE15)连接到第一个PE102a(PE0)。文本转发总线(CFB)使用下一个邻居连接以一种环形相互连接结构连接多个PE。每一个处理元件可包括一个最大数目的称为线程的处理文本，如8个。由于处理需求从分组到分组是变化的，以时间顺序处理所有分组是困难的。为了在同一数据流中挨个的处理分组，需要一个线程来将某些所依赖的变量信息传递到分配给用于那一数据流的下一分组的线程。这个下一个等待中的线程可以对当前线程不是“关闭的”，其中关闭表示相同或相邻的PE。正如下面所详细描述的，CFB结构减小了在多个线程间传递文本数据中的过多的延迟。
虽然示出了16个处理元件，应当理解可使用任何可行数目的处理元件。应进一步理解到，为了符合特殊应用的需要，可选PE与PE相互连接的结构对于现有技术中的普通技术是容易和显然的。此外，虽然主要表示了文本转发总线并配合传递文本信息进行了描述，应当理解，可使用文本转发总线从一个处理元件向另一个处理元件传递任何类型的数据、信息、信令、控制等等。
如图5所示，每个PE102包括一个CFB电路150，该电路150具有一个存储器或重定时元件152，例如寄存器，其缓存CFB数据。从一个存储器元件152到下一个存储器元件的路径在一个预定的频率上操作。每个CFB电路150进一步包括一个诸如FIFO的输入存储器机构154和一个输出存储器机构156。该输入和输出存储器机构154、156能存储数据并控制信息。该输出存储器机构，其可被理解为“数据从存储器出去”，控制输出的数据直到将该数据置于总线上为止。在一个实施例中，该输出存储器机构156支撑8个长字(LW)数据。在写入数据前，输入PE/线程应检查该输出存储器机构156中是否有足够可用的空闲空间。如果空间可用，则写入数据。否则PE/线程等待直到通过检测其状态得知该输出存储器机构156中的空间成为可用为止。
每个CFB电路150还包括一个数据路径复用器158以从先前的PE或从输出存储器机构156传递数据160。类似的，一个控制复用器162从先前的PE或从输出存储器机构156传递控制信息。解码器162通过一个复用选择信号163确定经过该数据和控制复用器158、162传递的路径，在下文将更加全面的描述。
在一个实施例中，CFB传递的块大小对于32比特模式能达到2个长字(32比特)，对于64比特模式能达到4个长字。两种模式使用两个底盘周期以从一个处理元件向传递路径方式中的下一个传递数据块。
在一个特殊的实施例中，CFB结构包括一个例如可为12比特宽度的控制总线，和一个例如可为32或64比特宽度的数据总线。该控制总线承载用于在数据总线上传输的数据的控制信息。控制信息被分为在一个周期的第一部分发送的第一部分和在该周期的第二部分发送的第二部分。
表1定义了一个示例的数据结构，该数据结构定义为32和64比特模式的CFB结构。
表1用于32比特模式和64比特模式的控制和数据总线字段说明
图6例示了一个时序图200，其包括一个用于第四个PE102d的输入上的CFB的时序图200a(图4)，其可称为PE4，和一个用于PE4的输出上的CFB的时序图200b。以32比特模式表示该操作。
在详细描述该时序图200以前，应当注意可通过分成3类来帮助理解CFB的操作1.当CFB元件象缓存器(重定时元件)一样对已经在该总线上的数据工作时。
2.当CFB元件从对其指定的总线拉取数据时。
3.当CFB元件在感觉到一个空时隙后在该总线上插入一个新数据时。
系统时钟202控制PE交互和一个传递开始(SOT)204信号以及在控制总线208上的控制信息的所有定时，该传递开始信号表示在数据总线206上的数据开始。为了举例说明，总线行为信息210识别对于当前传递周期有影响的PE。
在引入的时序图200a的一个C1周期中，由PE4接收第一和第二数据字D0、D1和用于PE7的第一和第二控制字C0、C1。对于第二周期C2，CFB是空的，即总线上不存在控制或数据字。在第三周期C3，CFB上存在对于PE4的数据字D0、D1和控制字C0、C1。如在该输出时序图200b中所能见到的，PE4将数据和控制字D0、D1、C0、C1带离该总线并使这些时隙对使用是空的和可用的。
在第四个周期C4中，对于PE8的数据和控制字D0、C0、C1被沿着CFB传递给了PE5，其是PE4的下一个相邻的PE。在第五个周期C5中，PE4将对于PE7的数据和控制字D0、D1、C0、C1插入到CFB上。PE7在收到后将把这些数据和控制字带离该总线。如所能见到的，CFB在C5的开始PE4的输入处是空的，使PE4对于一个下行流PE将数据插入到CFB上。
图6A表示了一个用于64比特模式的时序图200’。很容易可以见到，与图6的时序图200具有实质上的类似。为了简短，在图6A中参考图6是多余的/明显的特征不在做说明。在64比特模式中，第一、第二、第三和第四数据字D0、D1、D2、D3被置于该总线上。第一数据字D0被置于比特[31∶0]上，而第二数据字D1被并行置于比特[63∶32]上。第三数据字D2在第一个字之后被置于比特[31∶0]上，并且第四数据字D4在第二个字之后被置于比特[63∶32]上。
结合图6再次参考图5，多种CFB的操作可进一步详细描述。如上面所描述的，对于第一周期C1，CFB元件150可对于已经在总线上的数据提供一个缓存器(重定时元件)。解码器162解码控制信息，如控制字[11∶0]和“传递开始”(SOT)。当SOT为“1”并且C0[11]为“1”时，CFB上存在有效数据。如果该数据不是用于这个PE的，解码器162输出对复用选择信号产生一个逻辑“0”值，从而已经在该总线上的数据/控制信息将通过复用器158、162传递给下一个PE。如果解码器162解码的时隙是空的，例如SOT＝1并且C0[11]＝0，则复用选择163信号为逻辑“1”，并且如果存在，PE将有效数据和控制字插入。如果该PE没有用于传递的任何有效数据，其将C0[11]＝0再次插入到总线上，从而传播该空时隙。
如在第三个周期C3中所示的，一个PE能从指定于该PE的CFB拉取数据。当解码器162解码SOT＝1并且C0[11]＝1时，该总线上的数据是有效的。其将该PE数与它自己的数目相比较，并确定是否匹配。如果匹配，则该总线上的数据块是用于该PE的。该数据被拉进并写入在由线程数目和寄存器数目所定义的位置上。如果定义了对于该事件的一个信号，该信号也对于该线程发送。当该数据被带离了该总线时，时隙为空并且解码器162对该时隙产生一个为“1”的复用选择信号163。如果PE在CFB总线上具有用于传递的有效数据，其连同为“1”的C0[11]一起插入数据/控制字。如果PE不具有任何用于传递的有效数据，其将C0[11]写为“0”从而标志该时隙为空。
如在第五个周期C5中所示的，一个CFB元件能在感觉到一个空时隙之后将数据插入到CFB上。当解码器162将复用选择信号163设置为“1”时，该PE能将新数据插入到该总线上。为了将数据放置到总线上，依照表1产生控制字C0、C1并将其写入到该总线上的各个空时隙中。连同控制字C0、C1，将相关数据写入到该数据总线上。如表1中所示，C0[9∶8]定义了LW(长字)有效的数目。如果总线处于64比特模式，将数据字D0和D1插入到该周期的第一部分中的D0[31∶0]和D1[63∶32]中，并将D2和D3写入到该周期的第二部分中的D0[31∶0]和D1[63∶32]中。
容易看到，对于16个元件的配置，PE0和PE15间的距离是15个底盘时钟周期的最小值。类似的，由于CFB总线仅在前进方向中传播数据，PE1和PE0间的距离也是15个时钟周期的最小值。但是，由于一个线程分配模块能将连续的分组分配给在该CFB结构中相互关闭的那些线程，因而最大的时钟周期传递也是最小的。例如，参看图4，PE3对PE2是关闭的，但由于CFB仅在前进方向中传播数据，因而PE1不是关闭的。由于平均起来大多数连续的线程(具有连续分组的线程)是相对关闭的(在一对底盘周期内)，以上定义的总线结构可在等待的PE间有效的移动数据。因而，可在一个所谓的线程池程序模型中实现OC-192的性能，或接近与OC-192的性能。
在图7所示的另一个实施例中，一个CFB开关具有第一和第二模块302a、302b，其可被加入到图4的结构中以减少一半以上所描述的最大延迟。处PE到PE的路径之外，开关300是某些PE组成为旁路。例如，从PE0来的数据可通过每个PE1、PE2、PE3传递到第二开关模块302b，然后到达PE12、PE13、PE14和它的目的地PE15。PE4-11被旁路了，从而将最大延迟从15减小到了大约7个底盘时钟。
图8结合图7表示了一个用于第二开关模块302b的实施例。开关模块302b包括一个诸如FIFO的第一存储器机构304，其例如从PE3接收一个第一输入；一个诸如FIFO的第二存储器机构306，其从其它开关模块302a接收数据；和一个诸如FIFO的第三存储器机构308，其例如从PE11接收数据。每个FIFO304、306、308向每个第一、第二和第三复用器310、312、314提供输入。第一复用器310可连接到第一开关模块302a，第二复用器312可连接到PE4，第三复用器314可连接到PE12。第一和第二开关模块302a、b可具有相同或不同的结构。
通过这种排列，第二开关模块302b可提供从PE3到PE4(与图4中没有开关模块302的情况相同)、从PE3到第一开关模块302a、从PE3到PE12、从PE11到PE12(与图4相同)的路径。可通过一个普通的现有技术容易的确定复用器的控制。
在此所描述的实施例提供了在一个处理单元中相互连接多个处理元件的文本转发总线，其可形成于一个单独的模块上并且在该模块上具有多个核心，从而在处理元件中有效传递控制和数据信息。通过这种排列，实现了在处理元件中的内部线程通信，从而支持相对快速的线速率，例如OC-192。
权利要求
1.一种处理单元，包括在该处理单元中的第一处理元件和在该处理单元中的第二处理元件，其通过第一总线连接到第一处理元件，该第一总线具有控制信息总线和数据信息总线，该第二处理元件包括第一电路，其用于从第一总线获取用于该第二处理元件的控制信息和数据信息，将用于第一处理元件的控制信息和数据信息插入到第一总线上的可用时隙上，并在第一总线上传递用于连接到该第一总线的其它处理元件的控制信息和数据信息。
2.依照权利要求1的单元，其中第一电路包括输入存储器机构以保持来自第一总线的用于第二处理元件的控制和/或数据信息。
3.依照权利要求1的单元，其中第一电路包括输出存储器机构以保持控制和/或数据信息，从而由第二处理元件将这些信息放置在第一总线上。
4.依照权利要求3的单元，其中第一电路包括数据存储器元件以保持不是用于第二处理单元的数据信息，并将这些信息在第一总线上传递。
5.依照权利要求1的单元，其中处理单元形成在单个管芯上。
6.依照权利要求6的单元，其中第一总线连续地互连每一个处理元件。
7.依照权利要求1的单元，其中控制信息和数据信息包括处理中的上下文信息。
8.依照权利要求1的单元，其中数据总线包括第一和第二总线以并行发送数据信息。
9.依照权利要求1的单元，其中控制总线包括用于一个或多个目标处理元件、目标线程数、用于传递的字数、给定传递的数据是否有效、下一个相邻寄存器数目、用于指示传递完成的到目标PE的信号数目的信息。
10.依照权利要求1的单元，进一步包括连接到多个处理元件中的选定一些的开关，来减小与最远距离的处理元件的最大延迟。
11.一种网络转发装置，包括至少一个线路卡，用于向交换结构的多个端口转发数据；该至少一个线路卡包括具有配置为执行微码的多线程处理元件的网络处理器，该网络处理器包括第一处理元件；和通过第一总线连接到该第一处理元件的第二处理元件，该第一总线具有控制信息总线和数据信息总线，该第二处理元件包括第一电路，其用于从第一总线获取用于该第二处理元件的控制信息和数据信息，将用于第一处理元件的控制信息和数据信息插入到第一总线上的可用时隙上，并在第一总线上传递用于连接到该第一总线的其它处理元件的控制信息和数据信息。
12.依照权利要求11的装置，其中第一电路包括输入存储器机构以保持来自第一总线的用于第二处理元件的控制和/或数据信息。
13.依照权利要求11的装置，其中第一电路包括输出存储器机构以保持控制和/或数据信息，从而由第二处理元件将这些信息放置在第一总线上。
14.依照权利要求13的装置，其中第一电路包括数据存储器元件以保持不是用于第二处理单元的数据信息，并将这些信息在第一总线上传递。
15.依照权利要求14的装置，其中数据总线包括第一和第二总线以并行发送数据信息。
16.依照权利要求14的装置，其中控制总线包括用于一个或多个目标处理元件、目标线程数、用于传递的字数、给定传递的数据是否有效、下一个相邻寄存器数目、用于指示传递完成的到目标PE的信号数目的信息。
17.一种在处理单元的多个处理元件中传递数据和控制信息的方法，包括在具有相互连接这些处理元件的控制总线和数据总线的第一总线上接收控制和数据信息；通过目标处理元件将控制和数据信息带离该第一总线；通过非目标处理元件沿该第一总线传递控制和数据信息；并将控制和数据信息插入到该第一总线上以传输到另一个处理元件。
18.依照权利要求17的方法，其中处理元件包括第一电路，该第一电路具有输入存储机构以保持脱离该第一总线的控制和/或数据信息。
19.依照权利要求18的方法，其中该第一电路包括输出存储机构以保持将被插入到该第一总线上的控制和/或数据信息。
20.依照权利要求19的方法，其中该第一电路包括数据存储元件以保持将在该第一总线上传递的数据信息。
21.依照权利要求17的方法，其中控制信息包括用于一个或多个目标处理元件、目标线程数、用于传递的字数、给定传递的数据是否有效、下一个相邻寄存器数目、用于指示传递完成的到目标PE的信号数目的信息。
全文摘要
一个文本转发总线在一个处理器单元中的多个处理元件间有效地传送控制和数据，该处理器单元具有多个处理元件。基于一个第一总线将控制和数据信息从一个处理元件向另一个处理元件传递。
文档编号H04L12/56GK1819550SQ200510121730
公开日2006年8月16日 申请日期2005年12月21日 优先权日2004年12月21日
发明者M·罗森布鲁斯, S·简恩, G·沃尔瑞奇 申请人:英特尔公司