专利名称：在tds-ofdm接收机中使用sdram实现时域解交织的制作方法
技术领域：
本发明属于通信技术领域，更特别地，本发明涉及在时域同步正交频分复 用 (TDS-OFDM ， Time Domain Synchronous Orthogonal Frequency Division Multiplexing )接收机中使用同步动态随机存储器(SDRAM, Synchronous Dynamic Random Access Memory)实现时域解交织。
背景技术：
同步动态存储器(SDRAM)是已知公开的技术。典型的SDRAM是一种 拥有同步接口的固态存储器器件，它在响应接收到的控制信号(如来自处理器 的控制信号)之前等待时钟信号。时钟通常用于驱动内部的有限状态机来流水 线处理输入的指令。流水线搡作使得在前一个指令处理完成前，更容易接收新 的指令处理。在流水线写搡作中，在写指令之后可以立即跟随其它的指令而不 必等待数据被写到存储器队列中。在流水线读指令中，需要的数据会在读指令 之后固定的几个时钟脉冲后出现。这种延迟叫做反应延迟，当我们为计算机购 买SDRAM时，它是一个重要参数。换句话说，在发送下一条指令前我们不需 要等待数据出现。在接收机中使用SDRAM是已知公开的技术。授予Takamura和Mototsugu 等人的、美国专利号为20050251726的专利描述了在解码器中解交织部件和解
交织的方法，这种解码器拥有一个在包交织数据(PID, Packet Interleave Data) 上实现折叠解交织的包解交织器，以包为单位，和一个在由包解交织器产生的 字节交织数据(BID, Byte Interleave Data)上实现折叠解交织的字节解交织器， 以字节为单位。这样就可能纠正包丟失所产生的大量突发错误，甚至非常短码 下的错误纠正。通常对于时域同步正交频分复用(TDS-OFDM)接收机，时域解交织用于 提高对于脉冲噪声的抵抗能力。例如，典型的釆用卷积解交织的时域解交织器 需要存储器的容量为B*(B-l)*M/2，这里B是交织宽度，M是交织深度。因为 时域交织器的长度一般很长，所以这里希望使用价格低廉的或经济上可行的片 外SDRAM代替巨大的片上存储器。发明内容为了处理交织信号，提供了使用片外或经济上可行的SDRAM芯片的时域 交织器。为了存储与时域解交织器相关的数据，在TDS-OFDM接收器中，提供了 片外或经济上可行SDRAM芯片。在TDS-OFDM通信系统中，提供了具有处理交织数据的处理器的接收 机，以及与处理交织数据的处理器连接在一起的片外存储器。在TDS-OFDM通信系统中， 一个设备由拥有处理交织数据的处理器，以 及与处理器连接在 一起的片外存储器构成。
附图中的参考数字指相同或功能相似的基本单元，附图和下面的详细描述一起构成了一个整体，成为说明书的要素，并用于进一步图示各种具体实施例 和解释本发明的各种原理与优点。图1为一个釆用本发明实现的接收机框图； 图2A为一个釆用本发明实现的一套方案的第一个举例示意图
图2B为一个釆用本发明实现的一套方案的第二个举例示意图； 图3为一个釆用本发明实现的解交织器的框图； 图4为一个釆用本发明实现的对于图3解交织器详细描述的框图； 图5为一个采用本发明实现的流程图。专业人士需要的是将图中的基本单元简单明了地表示出来，是否按比例描 绘并不是必要的。例如，为了更好地帮助理解本发明的具体实施例，可以把图 中某些基本单元的尺寸大小相对于其它单元进行夸大。
具体实施方式
在描述本发明具体实施细节之前，应该注意到的是具体实施例存在于方法 步骤和装置部件的组合之中，它涉及到具有片外或经济可行的SDRAM的时域 解交织器，用于处理交织的数据。因此，在图中用常用符号给出了装置部件和 方法步骤，并详细描述了那些有助于理解本发明具体实施例的细节，以免对这 些细节产生误解，使本领域的普通技术人员容易明白，并从中收益。在本说明书中，相关的术语，例如第一和第二、顶部和底部，以及相似的 术语，可能会单独使用，以区别不同的实体或处理，并不表示必须需要或暗示 这些实体或处理之间的关系或顺序。术语"包括"、"由…,.组成"，或是任何与 之相关的其他变形，意指包含非排它的结果。所以，由一系列基本单元组成的 处理、方法、文章或装置不仅仅包含那些已经指明了的基本单元，也可能包含 其它的基本单元，虽然这些单元没有明确列在或属于上述的处理、方法、文章 或装置。被"包括"所引述的基本单元，在没有更多限制的情况下，不排除在 由基本单元构成的处理、方法、文字或装置中存在另外相同的基本单元。这里所描述的本发明的具体实施例由一个或多个通常的处理器和唯一的存 储程序指令构成，程序指令控制一个或多个处理器，配合一定的非处理器电路， 去实现某些、大部分或者全部的用来处理交织信号的拥有独立或经济上可行的 SDRAM芯片的解交织器。非处理器电路可能包括但不限于无线接收机、无线 发射机、信号驱动器、时钟电路、电源电路和用户输入设备。同样的，这些功
能可以被解释为使用独立的或经济上可行的SDRAM芯片完成对交织信号进行时域解交织的方法步骤。作为替换选择，某些或所有功能可以用没有储存程序指令的状态机实现，或者使用一个或多个专用集成电路(ASIC， Application Specific Integrated Circuit),在这些ASIC中 一个功能或 一些功能的某种组合作 为定制逻辑来实现。当然这两种方法也可以一起使用。因此，这里描述了实现 这些功能的方法和手段。更进一步，期望普通的技术人员经过努力和许多设计 选择后，例如有效的开发时间、当前的技术和经济方面的考虑，在这里所揭示 的概念和原理指导下，能够容易通过最少的实验得到所述的软件指令、程序和 集成电路(IC， Integrated Circuit )。图1描述了基于低密度奇偶校验码(LDPC， Low Density Parity Check)码 的TDS-OFDM通信系统中的接收机10。换句话说，图1描述了一个基于LDPC 码的TDS-OFDM接受机10的功能块。这里的解调遵循TDS-OFDM调制方案 的原理。误码纠错基于LDPC。接收机IO的主要目标是在有噪声系统中的信号 检测，发射机发送波形的有限集合，而接收机用信号处理技术再生发射机发送 的离散信号的有限集合。图1中的框图阐明了接收机10的信号和关键的处理步骤。这里假设接收 机IO的输入信号12是下变换的数字信号。接收机IO的输出信号14是运动图 像专家组标准-2 (MPEG-2)格式的传送流。更具体的说，射频(RF， Radio Frequency)输入信号16被RF调谐器18接收，在这里RF信号下变换到低中 频或零中频信号12。低中频信号或零中频信号12作为模拟信号或数字信号(通 过可选的模数转换器20)提供给接收机10。在接收机10中，中频信号到基带信号22。然后根据TDS-OFDM调制方案 中低密度奇偶校验码(LDPC， Low Density Parity Check)的参数完成时域同步 正交频分复用(TDS-OFDM)解调。信道估计24和相关模块26的输出送到时域 解交织器28,接着到前向纠错模块。接收机10的输出信号14是包括了有效数 据、同步信号、时钟信号的并行或串行MPEG-2传送流。接收机10的配置参 数可以自动探测或者自动设置或者手动设置。接收机10主要的配置参数包括U )子载波调制方式:四相移键控(QPSK ， Quad Phase Shift Keying)、 16正 交幅度调制(QAM， Quadrature Amplitude Modulation)和64QAM; (2)前向 纠错码率0.4、 0.6和0.8; (3)保护间隔420或945个符号；(4)时域解交 织模式0、 240或720个符号；(5)控制帧探测；和(6)信道带宽6、 7或 8 MHz。接下来的内容描述了接收机io的功能模块。自动增益控制(AGC, Automatic Gain Control)模块30将输入的数字化信 号强度与参考进行比较，把得到的差值进行滤波，滤波器值32用于控制调谐器 18的放大增益。调谐器提供的模拟信号12通过模数转换器20采样，产生的信 号中心频率位于更低的中频IF上。例如，使用30.4 MHz采样频率对36MHz 中频信号采样，得到的信号的中心频率是5.6MHz。中频到基带模块22把这个 更低的中频信号转换为基带复数信号。模数转换器20使用固定釆样率。使用模 块22中的内插器完成从这个固定采样率到OFDM采样率的转换。时钟恢复模 块33计算时钟误差，并对误差滤波后驱动数字控制振荡器(NCO, Numerically Controlled Oscillator)(图中来示出)，NCO控制采样率转换内插器中的采样定 时校正。信号输入12中可能有频率偏移。自动频率控制模块34计算频率偏移，并 调整中频到基带的参考中频频率。为了提高捕获范围和跟踪性能，频率控制由 两个阶段完成粗调和细调。因为发射信号是由平方根升余弦滤波器做成形处 理，所以接收信号也需要经过同样的成形模块49处理。我们知道在TDS-OFDM 系统中离散傅立叶逆变换(IDFT, Inverse Discrete Fourier Transform)符号之前 包括一个伪随机(pn, Pseudo-Random)序列。通过使用本地产生的pn和输入 的信号进行相关运算，我们很容易找到相关峰值(从而就可以确定帧头)和其 他的同步信息，如频率偏移和时钟误差。信道的时域响应是基于我们之前得到 的信号相关。频域响应是通过对时域响应进行快速傅立叶变换(FFT, Fast Fourier Transform)计算得到。在TDS-OFDM系统中，PN序列取代了传统的循环前缀填充。这样就需要删除PN序列，并恢复被信道扩展的OFDM符号。模块36恢复了传统的OFDM 符号，它使用了一个抽头的均衡器。FFT模块38实现了 3780点的FFT。对基 于信道频率响应的FFT 38变换数据进行信道均衡40。去旋转后的数据和信道 状态信息送给前向纠错(FEC， Forward Error Correction)做进一步处理。在TDS-OFDM接收机10中，时域解交织器28用于提高对脉冲噪声的抵 抗性。时域解交织器28是卷积解交织器，它需要B、B-l"M/2大小的存储器， 这里B是交织宽度，M是交织深度。对于TDS-OFDM接收机10的具体实施例， 有两种时域解交织模式。模式1， B=52， M=48;模式2， B=52， M=240;模 式3， B=52, M=720。对于解码来说，LDPC解码器42是软判决迭代解码器，例如，由发射机(图 中没有表示出来)提供的准循环低密度奇偶校验码(QC-LDPC, Quasi-Cyclic Low Density Parity Check )。 LDPC解码器42配置为3种不同的QC_LDPC码率 (即码率0.4、码率0.6和码率0.8)，三种码率共享相同的硬件电路。当迭代过 程达到了规定的最大迭代次数(全迭代)时，或当在错误检测和错误纠正处理 中没有了误码(部分迭代)时，迭代过程就会结東。TDS-OFDM调制/解调制系统是基于多种调制方案(QPSK、 16QAM、 64QAM)和多种编码码率(0.4、 0.6和0.8)的多码率系统，这里QPSK ( Quad Phase Shift Keying)代表四相移键控，QAM ( Quadrature Amplitude Modulation) 代表正交幅度调制。博斯-乔赫里-霍克文黑姆码(BCH， Bose， Chaudhuri & Hocquenghem Type of Code)解码器46是按比特输出。根据不同的调制方案和 编码码率，速率转换模块把BCH解码器46的比特输出组合为字节(byte),同 时调整字节输出时钟的速率，使接收机10的MPEG-2包输出在整个解调制/解 码过程中保持均匀的分配。BCH解码器46设计为BCH(762,752)解码，它是BCH(1023, 1013)的缩 短二进制BCH码，其生成多项式为x1Q+x3+l。因为发射机中的数据在BCH编码器(图中未示出)之前已经使用伪随机 (PN, Pseudo-Random)序列进行了随机化，所以，由LDPC/BCH解码器46
产生的错误纠正数据一定要去随机化。PN序列的生成多项式为l + ,+ 5,其 初始条件为100101010000000。解扰器48会在每个信号帧时复位到初始状态。 另外，解扰器48会一直自由运行，直到下一次复位。最低的8位要和输入字节 流作异或运算。下面描述数据流通过解调器不同模块的情况。接收的RF信息16由数字地面调谐器18进行处理，调谐器选择需要解调 信号的带宽及频率，并把信号16下变换到基带或低中频信号。然后下变换得到 的信息12通过模数转换器20变换到数字域。基带信号经过采样率转换器50的处理后转换为符号。保护间隔中的PN信 息与本地产生的PN序列作相关运算，得到时域冲击响应。时域冲击响应的FFT 变换提供了信道响应的估计。相关器26还用于时钟恢复33、频率估计和接收 信号的校正。提取接收数据中的OFDM符号，并通过3780点的FFT变换38， 得到了频域里的符号信息。使用前面所得到的信道估计信息，对OFDM符号进 行均衡处理，然后送到FEC解码器。在FEC解码器部分，时域解交织模块28实现了传输符号序列的去卷积交 织，接着把这3780个点的块送到内码LDPC解码器42。 LDPC解码器42和BCH 解码器46以串联工作方式接收精确的3780个符号，去掉36个传输参数信令 (TPS, Transmission Parameter Signaling)符号后,处理剩下的3744个符号， 并恢复发射的传输流信息。速率转换器44调整输出数据速率，解扰器48重建 发射的码流信息。连接到接收机10的外部存储器52为这部分预先设定的功能 或需求提供了存储空间。值得注意的是36个TPS符号在时域解交织之前被删 除是可以选择的。在具体实施例中，36个TPS符号应在时域解交织处理之前被删除。为了 方便帧同步，每一帧中符号的数量应该是52 (参数B)的倍数。3744这个数 字是52的倍数，3780却不是。本发明的具体实施例中，选用了 SDRAM供应商通常提供的SDRAM。基于特定的SDRAM芯片需要，本发明提出了一个创新的或新颖的存储器分 区、访问和读/写时序策略。这种策略不仅满足所有SDRAM的应用要求，而 且更高效地使用SDRAM。 下面介绍时域解交织器。因为在发射机端，在FEC之后，但FFT之前，使用了时域交织模块，它 只与3744个FEC编码符号有关系，因此，在接收端，在FFT模块38之后， 低密度奇偶校验(LDPC)模块42和模块46之前，插入时域去交织28。值 得注意的是，这里所提供的数字适合特定的例子或情况，即在每一个OFDM帧 中有3744个FEC编码的符号。但这不意味着现在的发明只能用于3744个 符号或一些特定数字的符号，虽然这些数字确实与相关标准的定义或发送端传 输的数据有关。可以预期时域解交织可以用于任何B和M参数的卷积解交织 器。为了缩短帧同步时间，发送端时域交织使用卷积交织方式。图2A和图2B描述了一对时域交织/解交织器。图2A中是时域交织器。 图2B中是时域解交织器。变量B表示交织的宽度(分支)变量M表示交织 深度(延迟缓冲器的大小)。交织和解交织对的总延迟为Mx(B-l)xB。对于 这里使用的时域解交织器，有三种实现模式模式1: M = 48,B = 52;模式2: M=240,B = 52;模式3: M=720，B = 52。我们可以看到，对于三种模式，由时域交织器/解交织器对所产生的延时分 别为127,296、 636,480和1,909,440个符号时钟周期。对于本实施例的硬件实现，时域解交织有52个分支。每条分支有不同时 间延迟的延迟线或先入先出(FIFO, First-In First-Out)器件。例如，对于模式 1，底部的分支有一个零延迟(与时域交织器相反)，但是顶部的分支有2448个 符号时钟延迟。对于每一个输入的有效时钟周期， 一个时域解交织器输入数据 从左边推入FIFO，同时，从FIFO右边读出数据。搡作的顺序如下第一个输
入数据推入第一条分支的左边，这里是(B-l)xMFIFO。按顺序，从同一个分支的右边读出第一个输出数据。第二个数据推入第二条分支的左边，这里是(B-2)xMFIFO。按顺序，从同一个分支的右边读出第二个输出数据，接着是第 三个…等等。因为第52条分支没有时间延迟，输入数据没有储存，直接输出。 然后处理过程又回到第一条分支，整个过程接着重复。最初，在本发明使用的数据完全推入所有的FIFO之前，读出的数据是无 用的，丢弃这些数据。换句话说，52条延迟线在右边变为全部有效之前(即先 入的有用信息包含在FIFO中)，读出的数据被简单弃用。当推入第52条延 迟线的数据在FIFO右端的数据变为有效时，开始从第52条延迟线输出数 据，其延迟分别为对于模式1，是127,296个时钟周期延迟；对于模式2, 是636,480个时钟周期延迟；对于模式3,是1,卯9,440个时钟周期延迟。根据图3，在首选的实施例300中，使用单片RAM302实现所有的51条 非零延迟线，来替代图2A-2B中所描述的使用51个独立的存储器实现51 条非零延迟线。虽然使用了单片的RAM302,但这里提供了不同的相关存储器 访问区域。寻址和有限状态机(FSM， Finite State Machine )模块304控制输 入数据，Din,在存储器模块302中在相关的存储器区域储存相同的数据。同 时，存储器中的数据装入Dout,作为输出。需要的存储器总容量为(B-l)xB xM/2"每符号比特数)。对于以上所提到的三种模式，时域解交织器需要的存 储器单元的容量分别为63，648、 318,240和954,720个符号。对于本发明，因 为每个符号的数据宽度是28比特或24比特，如果需要在一片存储器上同时 实现3种模式，总的存储器的容量不是22,913,280比特就是26,732,160比 特。根据图4所示的实施例400,提供了同步DRAM 402与处理器(例如有 限状态机404)连接的介绍。有限状态机404由两个子模块组成，分别为 Index_gen408和Intf—dram 406。 Index—gen 408根据预选择的时域去交织模式 和SDRAM存储器分区情况运行。Index_gen408产生用于向SDRAM 402存 储每个输入符号和从SDRAM 402读取先前存储数据符号的组选择(bk_sel)、 行地址(row—adr)和列地址信号。对于相邻的输入/输出符号，组选择信号bk—sel
在"0"和"1"之间切换，这样就实现了在SDRAM存储器的组1和组2中 交叉访问。对于位于同一组地址，列地址每次增加2,因为突发长度等于2。intf—dram 406根据特定的SDRAM工作时序图运行。intf一dram 406产生 实际的SDRAM输入控制信号和来自时域解交织器输入数据的数据信号，从 index—gen模块寻址，读出之前存储在SDRAM中的数据，产生最后的时域交 织器输出数据。数据输入DataJn由24比特或28比特的时域交织器输入数 据组成。当Ena_in的值为高时，输入到时域交织器的数据是有效的。Str—in标 识了时域解交织器的每一帧(这里每一帧拥有3744个符号)的第一个有效输 入。Data—out有24或28比特的时域解交织器输出数据组成。当Ena—out的 值为高时，来自时域解交织器的输出数据是有效的。Str—out标识了时域解交织 器每一帧的第一个有效输出。应该注意，在本发明中对微控制器的速度是有要求的。为了实现时域解交 织器，我们使用了单芯片1Meg x 16 x 4组。64Mb单芯片SDRAM402是容 量为67108864比特的高速CMOS同步动态随机存储器。它是内部配置为四个 组的DRAM，拥有同步接口，所有信号在CLK时钟信号的上升沿有效。每个 组划分为4096行x 256列x 16比特。对于SDRAM 402的读写访问是突发模 式；访问从一个选定的地址开始，然后按程序顺序对接下来预定数量的地址进 行操作。访问以注册一个激活(ACTIVE)命令为开始，然后紧跟着是读或写 命令。与激活(ACTIVE)命令一致的地址比特用来选择被访问的组和行(BA0、 BA1用来选择组，AO-All用来选择行)。对于突发访问，与读或写命令相一 致的地址比特用来选择开始列的位置。根据突发终止选项，单芯片SDRAM 402提供了可编程的读或写突发长 度，分别为1、 2、 4或8,或者全页模式。可以激活自动预加电功能，以提供 自定时的行预加电，它在突发序列的最后被初始化。64Mb单芯片SDRAM402 使用内部的流水线架构，得到高速操作。这个架构符合预取架构的2n规则， 但是更进一步它允许在每个时钟周期改变列地址，以得到更高的速度，即
周期，并提供无缝、高速、随机访问的操作。64Mb单芯片SDRAM402设计为工作在3.3V的存储器系统。它提供了 一套自刷新模式，还有省电模式和掉电模式。所有的输入和输出管脚兼容 LVTTL电平。SDRAM 402相比于动态存储器(DRAM， Dynamic Random Access Memory),在操作性能上有优势，包括具有自动行寻址生成的高数据率 时的同步突发数据的能力；为了隐藏预加电时间，在内部组之间交织的能力； 在突发访问时，在每个时钟周期随机改变列地址的能力。对于时域解交织器应用，64Mb单芯片SDRAM402适合存储器分区和模 式初始化。为了给特殊的时域交织器应用提供无缝的、髙速的、随机访问的操 作，单芯片SDRAM 402的设置如下使用单芯片SDRAM402中的两个组。 所有的与时域交织器偶数分支相关的数据地址被分配到第1组。所有的与时域 交织器奇数分支相关的数据地址被分配到第2组。因为时域解交织的操作顺序 从第一个分支开始，直到最后一个(对于我们的情况，从分支51开始， 一直到 分支0)，通过将相邻的分支分配到两个不同的组中，存储器的激活和读/写操作 就在两个组之间交叉进行。例如，在对第1组中先前激活的行进行读/写操作 时，在等待对第1组进行预加电完全完成之前，可以为下一步操作激活第2组 的一行。结果就可以保证无缝的、高速的数据流。单芯片SDRAM402的突发 模式长度设置为2。突发模式是连续的。对于单芯片SDRAM 402的读写访问 方式是突发模式，突发模式的长度是可编程的。突发模式的长度决定了给定的 读或写命令访问的列地址的最大值。对于连续的和间隔的突发模式，突发长度 可以是1、 2、 4或8个位置。时域去交织器符号的数据宽度是24比特，或者28比特。但是存储器的数 据宽度只是16比特。为了使时域解交织器与单芯片SDRAM 402 —起工作， 突发的长度设置为2，突发的模式设置为连续。每个时域解交织数据符号分为 两部分，第一部分对应于符号最高有效位的前12(bit[23:12])或14(bit[27:14]) 个比特；第二部分对应于符号最低有效位的最后12 (bit[13:0])或14(bit[ll:0]) 比特。最高有效位部分分配给突发1位置，最低有效位部分分配给突发2位置。列访问信号(CAS, Column Access Strobe)反应时间设为2。 CAS反应时 间是从读信号开始到第一个数据出现之间的延迟，以时钟周期为单位。反应时 间可以设为2到3个时钟周期。为了满足时钟速度和时序要求，CAS反应时间 设为2。读命令是正在使用读信号一没有自动预加电。因为对于同一个内存位置， 需要先读出它之前所储存的值，然后才写入新的输入值，每一次读命令的后面 跟随一个写命令，相关的行在写搡作结束前会一致保持开放。写命令是正在使 用写信号一拥有自动预加电。在选定的位置写入新的数据后，在当前的行上的 操作就结東了。我们需要关闭(预加电)当前的行，然后切换到另一组的另一 行，这样自动预加电就被隐藏在预加电的时间里。图5描述了本发明的流程图500。预加电单芯片SDRAM所有的组和装载 模式寄存器(步骤502)。判断是否有新的数据要输入时域解交织器(步骤504)。 如果有新的数据，找到分支的位置，通过index—gen 408模块，计算单芯片 SDRAM的第i组、第j行、第k列；如果没有，到分支0 (步骤506)。从 另一方面讲，在步骤506中零延迟分支是不储存的，因为本发明只储存非零延 迟分支的相关数据。所以，我们只需要计算非零分支的位置第i组、第j行和 第k歹'J。此外，如果没有新的数据，重复步骤504。判断这个分支是不是属于 分支0 (步骤508)。如果分支不属于分支0，激活第i组的第j行(步骤 510)。读取存储在第k歹'j、第j行、第i区数据(步骤512)。新数据写入第 k歹'j、第j行、第i区，并且伴随预加电，它关闭了靠近第i组第j行的那 一组的第j行(步骤514)。判断帧尾是否到达(步骤516)。如果帧尾没有到 达，回到步骤504的开始；如果帧尾到达，自动刷新单芯片SDRAM,然后回 到步骤504的开始(步骤518)。现在回到步骤508，如果位置属于分支0是 真的，判断数据输出是否是有效(步骤520)。如果数据输出有效，使用数据 作为输出(步骤522)。如果数据输出无效，放弃此数据。步骤520还判决从 步骤512读出的数据是否有效。
注意本发明使用了授予杨林等人的、美国第7,072,289号专利中所公开的 PN序列作为参考。上面结合附图对本发明的具体实施例进行了详细说明，但本发明并不限制 于上述实施例，在不脱离本发明的权利要求的精神和范围情况下，本领域的普 通技术人员可作出各种修改或改变。因此，本说明书和框图是说明性而非限制 性的，同时，所有修改都包含在本发明的范围中。好处、优点、问题的解决方 案以及可能产生好处、优点或产生解决方案再或者变得更明确的解决方案的任 何基本单元，都不会作为任何或全部权利要求中重要的、必需的或者本质的特 性或原理来加以解释。后面的权利要求，包括本申请未定期间的任何改正以及 与颁布的那些权利要求的所有的等同权利，单独地定义了本发明。在本说明书中使用的术语或短语以及它的变化，除非特殊说明，可以解释 为相对于封闭的或有限制的来讲，是开放的。如前述的例子术语为"包括" 应该解释为"包括，没有限制"或者类似意思；术语"例子"是用于提供在讨论的项目中可仿效的实例，而不是其中一个详尽的或有限制的列表；形容词， 例如"常规的"、"传统的"、"一般的"、"标准的"和类似意思的术语不应该被 解释为描述的给定时期内的限制条款，或有可能做为给定时期内的条款，而应 该是围绕着常规的、传统的、 一般的、或者现在或者将来某一个时刻可用标准 的技术。同样的， 一组使用"和"连接的术语不应被理解为需要这个语句里术 语的每一个，除非特殊说明，应该被理解为"和/或"。类似的， 一组使用"或" 连接的术语不应被理解为在这个语句里相互排斥，除非特殊说明，应该被理解 为"和/或"。
权利要求
1.一种设备，其特征在于，该设备包括处理交织数据的处理器；连接到处理器一起处理交织数据的、独立的存储器。
2. 如权利要求1所述的设备，其特征在于，所述设备由时域解交织器组成。
3. 如权利要求1所述的设备，其特征在于，所述处理器由有限状态机组成。
4. 如权利要求l所述的设备，其特征在于，所述独立的存储器由单片存储 器组成。
5. 如权利要求1所述的设备，其特征在于，所述独立的存储器由单片 SDRAM组成。
6. —种接收机，其特征在于，该接收机包括 处理交织数据的处理器；连接到处理器一起处理交织数据的、独立的存储器。
7. 如权利要求6所述接收机，其特征在于，所述设备由时域解交织器组成。
8. 如权利要求6所述接收机，其特征在于，所述处理器由有限状态机组成。
9. 如权利要求6所述接收机，其特征在于，所述独立的存储器由单片存储 器组成。
10. 如权利要求6所述接收机，其特征在于，所述独立的存储器由单片 SDRAM组成。
11. 如权利要求6所述接收机，其特征在于，所述接收机由OFDM接收机组成。
12. 如权利要求6所述接收机，其特征在于，所述接收机由TDS-OFDM接 收机组成。
13. 如权利要求6所述接收机，其特征在于，所述接收机由基于LDPC码 的TDS-OFDM接收机组成。
全文摘要
本发明涉及在时域同步正交频分复用(TDS-OFDM)接收机中使用同步动态随机存储器(SDRAM)实现时域解交织，属于通信技术领域。接收机拥有这样的部件，它拥有可以处理交织数据的处理器，和连接到处理器一起处理交织数据的、独立的存储器。
文档编号H04B1/707GK101150331SQ200710130500
公开日2008年3月26日 申请日期2007年7月23日 优先权日2007年2月21日
发明者彦 钟 申请人:北京凌讯华业科技有限公司