专利名称：一种cpu访问和控制多个msa24光模块的装置的制作方法
技术领域：
本发明涉及一种CPU访问和控制多个MSA24光模块的装置，具体的 涉及一种CPU访问和控制多个带IIC接口并满足MSA24协议的光模块的 装置。
背景技术：
随着SDH和DWDM光纤传输系统的发展，对光模块的需求剧增。 为很好适用SDH和DWDM光传输系统，国外的众多厂家纷纷推出符合 MSA的2.5G光模块，如Agere、 JDS、 HITACHI、 Samsung、 Lacomm-iT、 NEC、 Vichel、 Alcatel、 TOSHIBA, OCP及WTD等。MSA24协议在业界 叫做多源封装协议。封装是在国际通行的多源封装(24脚双列直插式) 分别定义了 2.5G发送和接收模块的24脚的定义。满足这样协议的光才莫块 可接入STM-16、 STM-4、 STM-1、 FEC、 GbE、 FC等业务。
但是该协议没有定义外界和模块通讯的接口，业界一般采用IIC接口 进行通讯。
随着系统集成度的增加，可能需要同时访问和控制多个光模块的情 况，但是IIC只有时钟和数据线，缺少地址线。所以，要满足对系统中多
个光模块可以通过一个数字逻辑模块配合nc对多个光模块进行访问。一 般可以利用可编程逻辑器件来实现。
发明内容
本发明要解决的技术问题是提供一种CPU访问和控制多个MSA24 光模块的装置，通过本装置，CPU可以正确访问多个光模块的任何一个， 灵活而且稳定；当光模块的数目发生变化时，通过调整可编程逻辑器件的逻辑开关，就可以满足要求，设计很灵活。
为了解决上述问题，本发明提供了 一种CPU访问和控制多个MSA24 光模块的装置，包括CPU和至少一个MSA24光模块，所述CPU通过 数据线分别和所述MSA24光模块相连接，还包括可编程逻辑器件，所述 CPU通过时钟线和系统总线与所述可编程逻辑器件相连接，所述CPU通 过系统总线选通连接所述MSA24光模块的时钟线；所述可编程逻辑器件 通过时钟线分别和所述MSA24光模块相连接；
进一步的，本发明所述的装置，其中，所述CPU与MSA24光模块的 数据线和可编程逻辑器件与所述MSA24光模块的时钟线通过IIC协议接 口相连才妄；
进一步的，本发明所述的装置，其中，所述可编程逻辑器件为复杂可 编程逻辑器件，所述复杂可编程逻辑器件设置有至少一个寄存器，所述寄 存器通过开关逻辑分别与所述时钟线对应连接；所述CPU通过系统总线 对所述寄存器进行读写操作，通过所述开关逻辑控制所述时钟线的有效状 态；
进一步的，本发明所述的装置，其中，当所述寄存器中的内容为逻辑 "0"时，所述对应的时钟线处于无效状态；当所述寄存器中的内容为逻 辑"1"时，所述对应的时钟线处于有效状态；当所述复数个寄存器中的 内容都为逻辑"0"时，所有的时钟线均处于关闭状态；
进一步的，本发明所述的装置，其中，所述数据线为12CSDA，所述 时钟线为12CSCL。
所述IIC接口可以在MSA24以外自行添加IIC接口 ，也可以在MSA24 接口中没有定义的管脚定义成IIC,在此，将此类带IIC且满足MSA24 协议的光模块称为增强型MSA24光模块。
与现有技术相比，本发明所述装置，具有如下优点1) 电路实现简单， 一般的CPU和可编程逻辑器件都可实现该电路；
带有nc接口的可直接使用，没有nc接口的可以通过io 口模拟，逻辑
占用的资源很少， 一般的可编程逻辑器件都可以实现；
2) 设计灵活，增强型MSA24光模块数目发生变化时，通过调整可编 程逻辑器件的逻辑即可满足要求。
图1为本发明实施例中CPU控制多个增强型MSA24光模块的装置结 构图2为本发明实施例中可编程器件的结构示意图。
具体实施例方式
本发明为了解决传统技术方案存在的弊端，通过以下具体实施例进一 步阐述本发明所述的一种CPU访问和控制多个MSA24光模块的装置，以 下对具体实施方式
进行详细描述，但不作为对本发明的限定。
所述IIC接口可以在MSA24以外自行添加IIC接口 ，也可以在MSA24 接口中没有定义的管脚定义成IIC，在此，将此类带IIC且满足MSA24 协议的光模块称为增强型MSA24光模块。
本发明技术方案中，将CPU的I2C接口的时钟线连接到一个可编程 逻辑器件，使该可编程逻辑器件输出复数条时钟线；将输出的复数条时钟 线与上述复数个待访问的MSA24光模块一对一连接。CPU通过系统总线 (地址/数据/控制总线)控制该复数条时钟线，使得在同一时刻仅有一条 时钟线有效，从而使CPU在某一时刻访问与该条有效时钟线相连接的 MSA24光模块。
上述的可编程逻辑器件中有复数个寄存器，该复数个寄存器通过开关
逻辑与复数条时钟线对应连接，CPU通过系统总线对该复数个寄存器进 行读写操作，通过开关逻辑控制所述的复数条时钟线的有效状态。当寄存器中的内容为逻辑"0"时，对应的时钟线处于无效状态；当寄存器中的 内容为逻辑"1"时，对应的时钟线处于有效状态。当复数个寄存器中的 内容都为逻辑"0"时，所有的时钟线均处于关闭状态，以便CPU对其他 器件进行访问。
通过上述方法，可以由cpu准确地访问多个msa24光模块的任何一 个；当msa24光模块的数目发生变化时，通过调整可编程逻辑器件的逻 辑就可以满足要求。
如图1所示，为本发明实施例中CPU控制多个增强型MSA24光模块 的装置结构图，其中，包括CPU 10， cpld11 ( Complex Programmable Logic Device复杂可编程逻辑器件)，多个增强型MSA24光模块12, CPU 通过CPLD 11来控制每个增强型MSA24光模块。
cpu 10的lie接口提供数据线iicsda、时钟线iicscl。双向的
IICSDA线从CPU 10出来，同时连接到各个增强型MSA24光模块12的 iic接口。单向的iicscl线经过cpld 11后变成多条相同的时钟线，从 IICSCL1到IICSCLN，分别分配给各个增强型MSA24光模块12。同一时 刻，在cpu 10的控制下，通过地址/数据/控制总线控制cpld 11使
ncscLi到ncscLN这n条时钟线中只能有一条有效，即对应的增强型
MSA24光模块只有一个能被访问。另外，如果在同一时刻所有时钟线均 无岁丈，则不进4亍访问。
CPLD中提供了增强型MSA24光模块的访问控制功能。如图2所示， 为本发明实施例中可编程器件的结构示意图。CPLD 11中有N个寄存器 110， REG1到REGN，分别存放了各个增强型MSA24光模块IIC接口时 钟的开关状态
寄存器中的内容为逻辑"0"时，对应的增强型MSA24光模块IIC接 口时钟关闭；
寄存器中的内容为逻辑"1"时，对应的增强型MSA24光模块IIC接口时钟打开；
所述若干个寄存器110通过逻辑开关111与所述若干条时钟线一一对 应连接，并且系统总线与寄存器110相连，由CPU引来的时钟线也与逻 辑开关lll相连；
CPU通过系统总线访问这些寄存器，并对它们进行读写搡作。在对 某个增强型MSA24光模块的访问周期中，CPU必须保证所有N个寄存器 110中，只有一个的值为"1";当系统中还有其他器件需要CPU通过IIC 接口访问时，这N个寄存器内的值都为"0",以便CPU对其他器件的访问。
N个寄存器110通过一个开关逻辑111与IICSCL1到IICSCLN条时 钟线对应连接，某一寄存器中的"o"或'T，值，决定对应的时钟线是无 效或有效，进而决定与该时钟线相连接的增强型MSA24光模块是否净皮访 问，所述若干条时钟线的有效状态，反映了与其相连的对应的光模块接口 时钟的开关状态。
当然，本发明还可有其他多种实施例，在不背离本发明精神及其实质 的情况下，熟悉本领域的技术人员可根据本发明做出各种相应的改变和变 形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范 围。
权利要求
1、一种CPU访问和控制多个MSA24光模块的装置，包括CPU和至少一个MSA24光模块，所述CPU通过数据线分别和所述MSA24光模块相连接，其特征在于，还包括可编程逻辑器件，所述CPU通过时钟线和系统总线与所述可编程逻辑器件相连接，所述CPU通过系统总线选通连接所述MSA24光模块的时钟线；所述可编程逻辑器件通过时钟线分别和所述MSA24光模块相连接。
2、 如权利要求l所述的装置，其特征在于，所述CPU与MSA24光 模块的数据线和可编程逻辑器件与所述MSA24光模块的时钟线通过IIC 协议接口相连接。
3、 如权利要求1所述的装置，其特征在于，所述可编程逻辑器件为 复杂可编程逻辑器件，所述复杂可编程逻辑器件设置有至少一个寄存器， 所述寄存器通过开关逻辑分别与所述时钟线对应连接；所述CPU通过系 统总线对所述寄存器进行读写操作，通过所述开关逻辑控制所述时钟线的 有效状态。
4、 如权利要求1所述的装置，其特征在于，当所述寄存器中的内容 为逻辑"0"时，所述对应的时钟线处于无效状态；当所述寄存器中的内 容为逻辑"1"时，所述对应的时钟线处于有效状态；当所述复数个寄存 器中的内容都为逻辑"0"时，所有的时钟线均处于关闭状态。
5、 如权利要求l所述的装置，其特征在于，所述数据线为12CSDA， 所述时钟线为12CSCL。
全文摘要
本发明公开了一种CPU访问和控制多个MSA24光模块的装置，包括CPU和至少一个MSA24光模块，所述CPU通过数据线分别和所述MSA24光模块相连接，还包括可编程逻辑器件，所述CPU通过时钟线和系统总线与所述可编程逻辑器件相连接，所述CPU通过系统总线选通连接所述MSA24光模块的时钟线；所述可编程逻辑器件通过时钟线分别和所述MSA24光模块相连接。通过本方法，CPU可以正确访问多个光模块的任何一个，灵活而且稳定；当光模块的数目发生变化时，通过调整可编程逻辑器件的逻辑开关，就可以满足要求，设计很灵活。
文档编号H04J3/08GK101430673SQ200710165959
公开日2009年5月13日 申请日期2007年11月9日 优先权日2007年11月9日
发明者平 崔 申请人:中兴通讯股份有限公司