对三进制数据进行差分数据通信的信号收发器及其方法

专利名称：：对三进制数据进行差分数据通信的信号收发器及其方法
技术领域：
：本发明涉及数据通信的方法和装置，尤其涉及利用三线传输线对三进制数据进行差分数据通信的信号收发器和/或用于它的方法。
背景技术：
：二进制数据通信通常利用传输线的信号对应于二进制数据的一个位的单端接口进行。二进制单端接口有效地用在无噪声环境中。但是，在缩小电压摆动的宽度以便达到较高速度数据传输的环境下，由于存在噪声，二进制单端接口不能精确地接收数据。因此，开发出了利用两条传输线发送差分信号的差分端接口。差分端接口利用两条传输线发送两种状态，即，l位数据。差分端接口具有1/2数据传输效率，即，差分端接口具有数据位数除以传输线数的数据传输效率。为了实现较高数据传输效率，开发出了利用电流环路发送差分信号的方法和装置。图l是例示传统差分信号收发器的图形。参照图1,差分信号收发器利用三条传输线330a、330b和330c将数据从信号发送单元310发送到信号接收单元320。信号接收单元320通过多个端口Pa、Pb和Pc接收从信号发送单元310生成的信号。第一到第三匹配器件340a、34Ob和34Oc分别连接在端口Pa、Pb和Pc之间。在信号接收单元320中，端口Pa、Pb和Pc的电压幅度可以随第一到第三匹配器件340a、340b和340c的电流方向而变。信号接收单元320按照端口Pa、Pb和Pc的电压幅度识别数据的六种状态。图2是例示在图1中的信号接收单元320的详图。如果电流的方向是Pc—Pb—Pa，则端口Pa、Pb和Pc的电压幅度是称之为第一状态的Vc〉Vb〉Va。如果电流的方向是Pb—Pa—Pc,则端口Pa、Pb和Pc的电压幅度是称之为第二状态的Vb〉Va〉Vc。如果电流的方向是Pb_>Pc—Pa，则端口Pa、Pb和Pc的电压幅度是称之为第三状态的Vb〉Vc〉Va。如果电流的方向是Pa—Pc—Pb,则端口Pa、Pb和Pc的电压幅度是称之为第四状态的Va〉Vc〉Vb。如果电流的方向是Pc—Pa—Pb,则端口Pa、Pb和Pc的电压幅度是称之为第五状态的Vc〉Va〉Vb。如果电流的方向是Pa—Pb—Pc，则端口Pa、Pb和Pc的电压幅度是称之为第六状态的Va〉Vb〉Vc。六种状态，即，具有六种模式的数据是2.58位数据，因此数据传输效率提高到2.58/3。但是，上述传统差分信号收发器不能完全发送具有八种模式的3位数据。
发明内容本发明的示范性实施例提供了利用三条传输线对三进制数据进行差分数据通信的信号收发器。本发明的示范性实施例提供了利用信号收发器进行数据通信的方法。根据本发明的一个示范性实施例，信号收发器可以包括三条传输线、信号发送单元、和/或信号接收单元。信号发送单元可以配置成编码第一到第三发送数据以生成第一到第三数据和通过三条传输线发送第一到第三数据。信号发送单元可以配置成在四种或更多种电压电平之一上生成第一到第三数据的每一个。信号接收单元可以配置成接收第一到第三数据和监视第一到第三数据之间的电压差，例如，监视第一到第三数据之间的中间电压，以便将第一到第三数据恢复成第一到第三接收数据。根据本发明的一个示范性实施例，第一到第三数据的电压电平可以基于分别在三条传输线上形成的电流路径。根据本发明的一个示范性实施例，信号发送单元可以包括编码器和/或输出驱动器。编码器可以配置成编码第一到第三发送数据以生成第一到第三上升信号和第一到第三下降信号。输出驱动器可以配置成^f艮据响应第一到第三上升信号和第一到第三下降信号接通的开关的数量确定第一到第三数据的电压电平。三条传输线可以包括配置成分别发送第一到第三数据的第一到第三传输线。信号接收单元可以包括差分放大单元、中间电平检测单元、触发单元、和/或解码器。差分放大单元可以配置成感测放大通过三条传输线传送的第一到第三数据当中的两个数据之间的电压差。中间电平检测单元可以配置成接收差分放大单元的多个输出信号和生成多个电平信号。触发单元可以配置成感测差分放大单元的每个输出信号和中间电平检测单元的每个电平信号和生成多个感测信号。解码器可以配置成解码触发单元的多个输出信号以输出第一到第三接收数据。根据本发明的一个示范性实施例，编码器可以包括緩冲单元和/或编码单元。緩沖单元可以配置成接收第一到第三发送数据和生成第一到第六编码信号。编码单元可以配置成接收第一到第六编码信号和生成第一到第三上升信号和第一到第三下降信号。根据本发明的一个示范性实施例，输出驱动器可以包括偏置单元和/或开关单元。偏置单元可以配置成将参考电压与^^用电压相比较和生成第一和第二偏置信号。开关单元可以包括开关，和/或开关可以配置成响应第一和第二偏置信号启动和响应第一到第三上升信号和第一到第三下降信号接通。根据本发明的一个示范性实施例，差分放大单元可以包括第一差分放大器、第二差分放大器、和/或第三差分放大器。第一差分放大器可以配置成感测放大第一和第二数据之间的电压差。第二差分放大器可以配置成感测放大第二和第三数据之间的电压差。第三差分放大器可以配置成感测放大第一和第三数据之间的电压差。根据本发明的一个示范性实施例，中间电平检测单元可以包括第一中间电平检测器和/或第二中间电平检测器。第一中间电平检测器可以配置成将第一差分放大器的输出信号的电平与第二和第三差分放大器的输出信号的电平相比较和生成第一电平信号。第二中间电平;f企测器可以配置成将第三差分放大器的输出信号的电平与第一和第二差分放大器的输出信号的电平相比较和生成第二电平信号。根据本发明的一个示范性实施例，触发单元可以包括第一触发器、第二触发器、第三触发器、第四触发器、和/或第五触发器。第一触发器可以配置成感测第一差分放大器的输出信号和生成第一和第二感测信号。第二触发器可以配置成感测第二差分放大器的输出信号和生成第三和第四感测信号。第三触发器可以配置成感测第三差分放大器的输出信号和生成第五和第六感测信号。第四触发器可以配置成感测第一中间电平检测器的第一电平信号和生成第七和第八感测信号。第五触发器可以配置成感测第二中间电平;f全测器的第二电平信号和生成第九和第十感测信号。根据本发明的一个示范性实施例，解码器可以包括第一接收数据生成单元、第二接收数据生成单元、和/或第三第二接收数据生成单元。第一接收数据生成单元可以配置成响应第七和第九感测信号输出第一感测信号和第二感测信号的至少一个作为第一接收数据。第二接收数据生成单元可以配置成输出第三感测信号作为第二接收数据。第三接收数据生成单元可以配置成响应第七感测信号输出第五感测信号和第六感测信号的至少一个作为第三接收数据。根据本发明的一个示范性实施例，用于数据通信的方法可以包括编码第一到第三发送数据。第一到第三^t据可以^f艮据响应编码第一到第三发送数据接通的开关的数量生成，第一到第三数据的每一个在四种或更多种电压电平之一上生成。第一到第三数据可以分别通过第一到第三传输线发送。可以接收第一到第三数据。可以感测放大第一到第三数据当中的两个数据之间的电压差，以便将第一到第三数据恢复成第一到第三接收数据。根据本发明的一个示范性实施例，第一到第三数据的电压电平可以基于分别在第一到第三传输线上通过接通开关形成的电流路径。根据本发明的一个示范性实施例，感测放大第一到第三数据当中的两个数据之间的电压差可以生成多个差分输出信号。用于数据通信的方法可以进一步包括比较差分输出信号的电压电平和生成多个中间电平信号。可以感测每个差分输出信号和每个中间电平信号，以便生成多个感测信号。可以解码感测信号，以便生成第一到第三接收数据。根据本发明的一个示范性实施例，编码第一到第三发送数据可以包括生成多个上升信号和多个下降信号。生成第一到第三数据可以包括通过响应上升和下降信号接通的多个开关分别在第一到第三传输线上形成电流路径。用于数据通信的方法可以进一步包括感测第一到第三数据之间的电压差和监视第一到第三数据的电压电平之间的电压差，以便生成多个感测信号。可以解码感测信号，以便将第一到第三数据恢复成第一到第三接收数据。根据本发明的一个示范性实施例，可以利用三条传输线以差分方式启动具有八种模式的3位数据的随机数据通信。通过结合附图对本发明的示范性实施例进行如下详细描述，本发明的上面和/或其它方面和优点将更加显而易见和更容易理解，在附图中图l是例示传统差分信号收发器的图形；图2是例示在图1中的信号接收单元的详图；图3是根据一个示范性实施例的信号收发器的方块图；图4是才艮据一个示范性实施例的例示在图3中的编码器的方块图；图5是;^艮据一个示范性实施例的例示在图4中的缓冲单元的电路图；图6A到6F是根据一个示范性实施例的例示在图4中的编码单元的电路图；图7是根据一个示范性实施例的例示在图3中的输出驱动器的电路图；图8是根据一个示范性实施例的例示在图3中的第一到第三差分放大器的任何一个的电路图；图9是根据一个示范性实施例的例示在图3中的第一和第二中间电平检测器的任何一个的电路图；图IO是例示根据一个示范性实施例的例示在图3和9中的第一和第二中间电平检测器的任何一个的示范性操作的示范图；图ll是根据一个示范性实施例的例示在图3中的第一到第五触发器的任何一个的电路图；图12是根据一个示范性实施例的例示在图3中的解码器的电路图；和图13是例示根据一个示范性实施例的例示在图3中的信号收发器的示范性模拟结果的示范图。具体实施方式现在，在下文中参照附图更充分地描述示范性实施例。但是，这些实施例可以具有许多不同形式，不应该理解为局限于本文给出的示范性实施例。更确切地说，提供这些示范性实施例是为了使本公开变得详尽和完整，向本领域的普通技术人员充分传达本发明的范围。在附图中，为了清楚起见，可能夸大了层和区域的厚度。应该明白，当一个部件被称之为"在"另一个部件"上"，"与"另一个部件"连接，，或"与"另一个部件"耦合"时，它可以直接在其它部件上，与其它部件连接或与其它部件耦合，或可能存在中间部件。相反，当一个部件被称之为"直接在"另一个部件"上"，"直接与"另一个部件"连接"或"直接与"另一个部件"耦合"时，不存在中间部件。正如本文所使用的那样，术语"和/或"包括一个或多个相关列出项目的任何和所有组合。应该明白，尽管术语"第一"、"第二"、"第三"等在本文中可能用于描述各种各样的元件、部件、区域、层和/或部分，但这些元件、部件、区域、层和/或部分不应该受这些术语限制。这些术语只用于将一个元件、部件、区域、层或部分与另一个元件、部件、区域、层或部分区分开。因此，下面讨论的第一元件、部件、区域、层或部分可以不偏离示范性实施例的教导地命名为第二元件、部件、区域、层或部分。为了易于描述起见，像"在.…之下"、"在.…的下面"、"下"、"在'…的上面"、"上"那样的空间关系术语在本文中可能用于描述像例示在图中那样一个部件或特制件相对于另一个部件或特制件的关系。应该明白，除了描绘在图中的取向之外，空间关系术语有意包含在使用或操作时器件的不同取向。本文使用的术语只用于描述特定示范性实施例，而无意限制本发明。正如本文所使用的那样，单数形式"一个"、"一种"和"该"也有意包括复数形式，除非在上下文中另有清楚说明。还应该明白，动词术语"包含"和/或分词术语"包含"当用在本说明书中，规定存在所述特征、整数、步骤、操作、元件、和/或部件，但不排除存在或附加一个或多个其它特征、整数、步骤、操作、元件、和/或部件。除非另有定义，本文使用的所有术语(包括技术和科学术语)具有与示范性卖施例所属的领域的普通技术人员通常所理解相同的含义。还应该明白，下它们的含义一致的含义，而不应该在理想化或过分正式的意义上加以解释，除非本文明确这样定义。现在介绍例示在附图中的示范性实施例，在附图中，相同的标号自始至终表示相同的部件。图3是根据一个示范性实施例的信号收发器100的方块图；参照图3,信号收发器100可以包括信号发送单元200、信号接收单元300、和/或连接在信号发送单元200和信号接收单元300之间的三条传输线110、120和130。信号收发器100可以编码第一到第三发送数据TDATA〈(^到TDATA〈2〉，通过三条传输线110、120和130发送第一到第三发送数据TDATA<0〉到TDATA<2>,和/或将第一到第三发送数据TDATA〈0〉到10人1人<2〉解码成第一到第三接收数据RDATA〈0〉到RDATA<2>。信号发送单元200可以包括编码器210和输出驱动器220。编码器210可以编码第一到第三发送数据TDATA〈0〉到TDATA<2>，和生成多个上升信号SWUO到SWU2和/或多个下降信号SWDO到SWD2。输出驱动器220可以输出第一到第三数据OUTO到0UT2。第一到第三lt据OUTO到OUH可以具有基于响应上升信号SWUO到SWU2和下降信号SWDO到SWD2接通的开关的数量的多个电压电平。图4是根据一个示范性实施例的例示在图3中的编码器210的方块图。参照图4，编码器210可以包括緩冲单元410和/或编码单元420。緩冲单元410可以接收第一发送数据TDATA〈0〉和输出第一和第二编码信号IDQO和IDQOB,接收第二发送数据TDATA〈D和输出第三和第四编码信号IDQ1和IDQ1B，和/或接收第三发送数据TDATA〈2:^口输出第五和第六编码信号IDQ2和IDQ2B。编码单元420可以接收第一到第六编码信号IDQO、IDQ1、IDQ2、I,、I,、和IDQ2B，和生成上升信号S冊O到SWU2和下降信号SWDO到S丽。图5是根据一个示范性实施例的例示在图4中的緩冲单元410的电路图。参照图5,緩冲单元410可以包括串联和接收第一发送数据TDATA〈0〉的第一和第二反相器501和502、串联和接收第二发送数据TDATA"〉的第三和第四反相器503和504、和/或串联和接收第三发送数据TDATAO的第五和第六反相器505和506。第一反相器501的输出可以是第二编码信号IDQ0B,第二反相器502的输出可以是第一编码信号IDQ0，第三反相器503的输出可以是第四编码信号IDQ1B，第四反相器504的输出可以是第三编码信号IDQ1,第五反相器505的输出可以是第六编码信号IDQM，和/或第六反相器506的输出可以是第五编码信号IDQ2。图6A到6F是根据一个示范性实施例的例示在图4中的编码单元420的电路图。参照图6A,编码单元420可以包括p沟道金属氧化物半导体(PMOS)晶体管600。PMOS晶体管600的源极可以与源电压VDD连接和/或PMOS晶体管600的栅极可以与地电压VSS连接。串联的多个n沟道金属氧化物半导体(丽OS)晶体管601到603、串联的多个丽OS晶体管604到606、和/或串联的多个蘭OS晶体管607到609可以包括在PMOS晶体管600的漏极与地电压VSS之间。PMOS晶体管600的漏极可以与串联的多个反相器610和611连接，和/或可以生成反相器611的输出作为第三上升信号SWU2。丽OS晶体管601到603的栅极可以分别接收第六编码信号IDQ2B、第四编码信号IDQ1B、和第二编码信号IDQ0B。画OS晶体管604到606的栅极可以分别接收第五编码信号IDQ2、第四编码信号IDQ1B、和第二编码信号IDQOB。画OS晶体管607到609的^1"极可以分别接收第五编码信号IDQ2、第四编码信号IDQ1B、和第一编码信号,。如果第一到第三发送数据TDATA〈0〉到TDATA〈2〉是000,则丽OS晶体管601到603可以将第三上升信号SWU2激发到逻辑低电平，如果第一到第三发送数据TDATA〈0〉到TDATA〈2〉是100，则丽OS晶体管604到606可以将第三上升信号SWU2激发到逻辑低电平，和/或如果第一到第三发送数据TDATA〈0〉到TDATA〈2〉是101，则丽OS晶体管607到609可以将第三上升信号SWU2激发到逻辑低电平。对于第一到第三发送数据TDATA〈0〉到TDATA<2>的其余组合，第三上升信号SWU2可以被激发到逻辑高电平。参照图6B,编码单元420可以包括PMOS晶体管620。PMOS晶体管620的源极可以与源电压VDD连接和/或PMOS晶体管620的栅极可以与地电压VSS连接。串联的多个丽OS晶体管621到623、串联的多个雨OS晶体管624到626、和串联的多个丽OS晶体管627到629可以包括在PMOS晶体管620的漏极与地电压VSS之间。PMOS晶体管620的漏极可以与串联的多个反相器630和631连接，和/或可以生成反相器631的输出作为第二上升信号SWU1。應OS晶体管621到623的栅极可以分别接收第六编码信号IDQ2B、第三编码信号IDQ1、和第二编码信号IDQ0B。丽OS晶体管624到626的栅极可以分别接收第五编码信号IDQ2、第三编码信号IDQ1、和第二编码信号IDQ0B。NMOS晶体管627到629的栅极可以分别接收第五编码信号IDQ2、第三编码信号IDQ1、和第一编码信号IDQ0。如果第一到第三发送数据TDATAW〉到TDATA〈2〉是010，则NMOS晶体管621到623可以将第二上升信号SWU1激发到逻辑低电平，如果第一到第三发送数据TDATA〈0〉到TDATA〈2〉是110,则画S晶体管624到626可以将第二上升信号SWU1激发到逻辑低电平，和/或如果第一到第三发送数据TDATA〈0〉到TDATA〈2〉是111，则丽OS晶体管627到629可以将第二上升信号S冊l激发到逻辑低电平。对于第一到第三发送数据TDATA〈0〉到TDATA〈2〉的其余组合，第二上升信号SWU1可以被激发到逻辑高电平。参照图6C,编码单元420可以包括PMOS晶体管640。PMOS晶体管640的源极可以与源电压VDD连接，和/或PMOS晶体管640的栅极可以与地电压VSS连接。串联的多个画OS晶体管641到643、和/或串联的多个画OS晶体管644到646可以包括在PM0S晶体管640的漏极与地电压VSS之间。PM0S晶体管640的漏极可以与串联的多个反相器647和648连接，和/或可以生成反相器648的输出作为第一上升信号SWUO。丽0S晶体管641到643的栅极可以分别接收第六编码信号IDQ2B、第四编码信号IDQ1B、和第一编码信号IDQO。腿0S晶体管644到646的对册极可以分别接收第六编码信号IDQ2B、第三编码信号IDQ1、和第一编码信号IDQO。如果第一到第三发送数据TDATA<0〉到TDATA〈2〉是001，丽0S晶体管641到643可以将第一上升信号SWUO激发到逻辑低电平，和/或如果第一到第三发送数据TDATA〈(^到TDATA<2〉是011,丽0S晶体管644到646可以将第一上升信号SWU0激发到逻辑低电平。对于第一到第三发送数据TDATAW〉到TDATA〈2^々其余组合，第一上升信号SWU0可以被激发到逻辑高电平。参照图6D，编码单元420可以包括PM0S晶体管650。PM0S晶体管650的源极可以与源电压VDD连接，和/或PMOS晶体管的栅极可以与地电压VSS连接。串联的多个丽OS晶体管651到653、串联的多个丽OS晶体管654到656、和/或串联的多个丽OS晶体管657到659可以包括在PMOS晶体管650的漏极与地电压VSS之间。PMOS晶体管650的漏极可以与反相器660连接，和/或可以生成反相器660的输出作为第三下降信号SWD2。丽OS晶体管651到653的栅极可以分別接收第六编码信号IDQ2B、第三编码信号IDQ1、和第二编码信号IDQOB。丽OS晶体管654到656的4册极可以分别接收第六编码信号IDQ2B、第三编码信号IDQ1、和第一编码信号IDQO。丽OS晶体管657到659的栅极可以分别接收第五编码信号IDQ2、第三编码信号IDQ1、和第一编码信号IDQO。如果第一到第三发送数据TDATA〈0〉到TDATA〈2〉是010,则丽OS晶体管651到653可以将第三下降信号SWD2激发到逻辑高电平，如果第一到第三发送数据TDATA〈(^到TDATA〈"是011，则NMOS晶体管到6"可以将第三下降信号SWD2激发到逻辑高电平，和/或如果第一到第三发送数据TDATA〈0〉到TDATA〈2〉是111,则丽OS晶体管657到659可以将第三下降信号SWD2激发到逻辑高电平。对于第一到第三发送数据TDATA〈0〉到TDATA〈2〉的其余组合，第三下降信号SWD2可以被激发到逻辑低电平。参照图6E，编码单元420可以包括PMOS晶体管670。PMOS晶体管670的源极可以与源电压VDD连接，和/或PMOS晶体管670的栅极可以与地电压VSS连接。串联的多个NMOS晶体管671到673、串联的多个NMOS晶体管674到676、和/或串联的多个NMOS晶体管677到679可以包括在PMOS晶体管670的漏极与地电压VSS之间。PMOS晶体管670的漏极可以与反相器680连接，和/或可以生成反相器680的输出作为第二下降信号SWD1。丽OS晶体管671到673的栅极可以分别接收第六编码信号IDQ2B、第四编码信号IDQ1B、和第二编码信号IDQOB。丽OS晶体管674到676的栅极可以分别接收第六编码信号IDQ2B、第四编码信号IDQ1B、和第一编码信号IDQO。丽OS晶体管677到679的栅极可以分別接收第五编码信号IDQ2、第四编码信号IDQ1B、和第一编码信号IDQO。如果第一到第三发送数据TDATA〈0〉到TDATA。〉是000,则蘭OS晶体管671到673可以将第二下降信号SWD1激发到逻辑高电平，如果第一到第三发送数据TDATA〈0〉到TDATA〈2〉是001,则NMOS晶体管674到676可以将第二下降信号SWD1激发到逻辑高电平，和/或如果第一到第三发送数据TDATA〈0〉到TDATA〈2〉是101，则NMOS晶体管677到679可以将第二下降信号SWD1激发到逻辑高电平。对于第一到第三发送数据TDATA〈0〉到TDATA<2〉的其余组合，第二下降信号SWD1可以被激发到逻辑低电平。参照图6F,编码单元420可以包括PMOS晶体管690。PMOS晶体管690的源极可以与源电压VDD连接，和/或PMOS晶体管690的栅极可以与地电压VSS连接。串联的多个画OS晶体管691到693、串联的多个丽OS晶体管694到696、串联的多个丽OS晶体管697到699、和/或串联的多个画OS晶体管700到702可以包括在PMOS晶体管690的漏极与地电压VSS之间。PMOS晶体管690的漏极可以与反相器703连接，和/或可以生成反相器703的输出作为第一下降信号SWDO。NMOS晶体管691到693的栅极可以分别接收第六编码信号IDQ2B、第四编码信号IDQ1B、和第二编码信号IDQ0B。画OS晶体管694到696的栅极可以分别接收第五编码信号IDQ2、第四编码信号IDQ1B、和第二编码信号IDQ0B。丽OS晶体管697到699的栅极可以分别接收第五编码信号IDQ2、第三编码信号IDQ1、和第二编码信号IDQ0B。丽OS晶体管700到702的栅极可以分别接收第五编码信号IDQ2、第三编码信号IDQ1、和第一编码信号,。如果第一到第三发送数据TDATA〈0〉到TDATA〈2〉是000,则NMOS晶体管691到693可以将第一下降信号SWDO激发到逻辑高电平，如果第一到第三发送数据TDATA〈(^到TDATA。〉是100,则丽OS晶体管694到696可以将第一下降信号SWDO激发到逻辑高电平，如果第一到第三发送数据TDATA<0>到TDATA〈2〉是110,则NMOS晶体管697到699可以将第一下降信号SWDO激发到逻辑高电平，和/或如果第一到第三发送数据TDATA〈(^到TDATA<2〉是111，则丽0S晶体管700到702可以将第一下降信号SWD0激发到逻辑高电平。对于第一到第三发送数据TDATA〈(^到TDATA〈2^々其余组合，第一下降信号SWDO可以被激发到逻辑低电平。与第一到第三发送数据TMTAW〉到TDATAO有关的输出信号，例如，编码器210的上升信号SWUO到S冊2和下降信号SWDO到SWD2如下表1所示。[表l]<table>tableseeoriginaldocumentpage17</column></row><table>图7是根据一个示范性实施例的例示在图3中的输出驱动器220的电路图。参照图7，输出驱动器220可以包括偏置单元710和/或开关单元720。偏置单元710可以包括串联在源电压VDD和地电压VSS之间的PMOS晶体管701和画OS晶体管702。丽OS晶体管702的栅极和漏极可以连接在一起，生成偏置信号VBIAS。PMOS晶体管701的栅极可以与PMOS晶体管703的栅极和漏极连接。MPOS晶体管703和PMOS晶体管704的源极可以与源电压VDD连接。画OS晶体管705的栅极可以与公用电压VCOM连接和/或丽OS晶体管705的漏极可以与PMOS晶体管703的漏极连接。NMOS晶体管706的栅极可以与参考电压VREF连接和/或NMOS晶体管706的漏极可以与PMOS晶体管704的栅极和漏极连接。画0S晶体管707的栅极可以与偏置信号VBIAS连接，画0S晶体管707的漏极可以与NM0S晶体管705和706的源极连接，和/或画0S晶体管707的源极可以与地电压VSS连接。开关单元720可以包括PMOS晶体管721。PMOS晶体管721的源极可以与源电压VDD连接，和/或PMOS晶体管721的栅极可以与PMOS晶体管704的栅极连接。NMOS晶体管729的栅极可以与偏置信号VBIAS连接，和/或丽OS晶体管729的源极可以与地电压VSS连接。开关单元720可以包括在PM0S晶体管721和画0S晶体管729之间的串联的PMOS晶体管723和画0S晶体管726、串联的PMOS晶体管724和丽OS晶体管727、和/或串联的PMOS晶体管725和醒OS晶体管728。PMOS晶体管723的栅极可以与第三上升信号SWU2连接，PMOS晶体管724的栅极可以与第二上升信号S冊l连接，和/或PMOS晶体管725的栅极可以与第一上升信号SWUO连接。画OS晶体管726的栅极可以与第三下降信号SWD2连接，丽OS晶体管727的栅极可以与第二下降信号SWD1连接，和/或画OS晶体管728的栅极可以与第一下降信号SWD0连接。通过上升信号SWU0到SWU2和下降信号SWDO到SWD2接通的PMOS和腿OS晶体管723到728可以起多个开关的作用。第一数据OUTO可以通过连接在PMOS晶体管723和觀OS晶体管726之间的节点输出，第二数据0UT1可以通过连接在PMOS晶体管724和画0S晶体管727之间的节点输出，和/或第三数据0UT2可以通过连接在PMOS晶体管725和丽OS晶体管728之间的节点输出。开关单元720可以包括第一端与连接在PMOS晶体管723和丽OS晶体管726之间的节点连接的多个电阻730和731、第一端与连接在PMOS晶体管724和丽OS晶体管727之间的节点连接的多个电阻732和733、和/或第一端与连接在PMOS晶体管725和丽OS晶体管728之间的节点连接的多个电阻734和735。电阻731、733和735的第二端可以相互连>|妻和/或电阻730、732和734的第二端可以相互连接，生成公用电压VC0M。如下表2所示，开关单元720可以通过由按上升信号SWUO到SWU2和下降信号SWDO到SWD2有选择地接通的PMOS和丽OS晶体管723到728、和/或电阻730到735形成的电流路径生成第一到第三数据OUT0到0UT2。[表2]<table>tableseeoriginaldocumentpage0</column></row><table>第一到第三数据OUTO到0UT2的电压电平利用基于按上升信号SWUO到SWU2和下降信号SWDO到SWD2接通的PMOS和丽OS晶体管723到728的数量的H、M、ML和L指示。例如，如果第一到第三发送lt据TDATAW〉到TDATA<2〉的模式是OOO或lll,贝'JNMOS晶体管726到728的两个被接通，因此生成电压电平ML。电压电平H可以高于电压电平M,电压电平M可以高于电压电平ML,和/或电压电平ML可以高于电压电平L。但是，示范性实施例不局限此，第一到第三凝:据OUTO到0UT2的电压电平可以利用不止4种的电压电平指示。回头参照图3,信号接收单元300可以通过三条传输线110、120和130接收第一到第三数据OUTO到OUT2，和/或将第一到第三数据OUTO到0UT2恢复成第一到第三接收数据RDATA<0:^ijRDATA<2〉。信号接收单元300可以包括差分放大单元310、中间电平检测单元320、触发单元330、和/或解码器340。差分放大单元310可以感测放大第一到第三数据OUTO到0UT2当中的两个数据之间的电压差。第一差分放大器311可以感测放大第一和第二数据OUTO和0UT1之间的电压差，第二差分放大器312可以感测放大第二和第三数据OUTl和0UT2之间的电压差，和/或第三差分放大器313可以感测放大第一和第三数据0UT2和OUTO之间的电压差。中间电平检测单元320可以接收差分放大单元310的第一到第六输出信号Q0、Q0B、Ql、Q1B、Q2、和Q2B当中的第一、第三、和第五输出信号Q0到Q2，和/或生成第一到第四电平信号VNO、VN0B、VN2、和VN2B。第一中间电平检测器321可以将第一输出信号Q0的电平与第三和第五输出信号Ql和Q2的电平相比较，和/或生成第一和第二电平信号VNO和VN0B。第二中间电平检测器322可以将第五输出信号Q2的电平与第一和第三输出信号Q0和Ql的电平相比较，和/或生成第三和第四电平信号VN2和VN2B。触发单元330可以接收差分放大单元310的第一到第六输出信号Q0、Q0B、Ql、Q1B、Q2、和Q2B、和/或中间电平^佥测单元320的第一到第四电平信号VNO、VNOB、VN2、和VN2B。触发单元330可以生成第一到第十感测信号DQO、DQOB、DQ1、DQ1B、DQ2、DQ2B、DQMO、,OB、DQM2、和DQM2B。解码器340可以解码感测信号DQO、DQOB、DQ1、DQ1B、DQ2、DQ2B、DQMO、DQMOB、DQM2、和DQM2B,和/或输出第一到第三接收数据RDATA〈0〉到RDATA<2〉。图8是根据一个示范性实施例的例示在图3中的第一到第三差分放大器311到313的任何一个的电路图。参照图8，第一到第三差分放大器311到313的每一个可以包括第一和第二电阻801和802和第一到第三丽OS晶体管803到805。第一电阻801可以连接在源电压VDD与第一丽OS晶体管803之间，和/或第二电阻802可以连接在源电压VDD与第二画OS晶体管804之间。第一腿OS晶体管803的栅极可以与第一输入信号A连接，和/或第二丽OS晶体管804的栅极可以与第二输入信号B连接。第三鹏OS晶体管805的栅-极可以与偏置信号VBIASM连接，第三丽OS晶体管805的漏极可以与第一和第二丽OS晶体管803和804的源极连接，和/或第三画OS晶体管805的源极可以与地电压VSS连接。第一丽OS晶体管803的漏极可以输出第一输出信号Q,和第二觀OS晶体管804的漏极可以输出第二输出信号QB。图9是根据一个示范性实施例的例示在图3中的第一和第二中间电平4企测器321和322的任何一个的电路图。参照图9,第一和第二中间电平4企测器321和322的每一个可以包括与源电压VDD连接的第一和第二电阻901和902。第一和第二丽OS晶体管903和9(M的栅极可以与第一参考信号VREFH连接。第三和第四画OS晶体管905和906的栅极可以与输入信号DIN连接。第五丽OS晶体管907的栅极可以与第二参考信号VREFL连接。第六到第八画OS晶体管908到910的栅极可以与偏置电压VBIASN连接，和/或第六到第八画0S晶体管908到910的源极可以与地电压VSS连接。与第一电阻901连接的第二和第四羅OS晶体管904和906的漏极可以输出第二电平信号VNB。与第二电阻902连接的第一、第三、和第五画OS晶体管903、905和907的漏极可以输出第一电平信号VN。第一丽OS晶体管903的源极可以与第六麵OS晶体管908的漏极连接，第二和第三NMOS晶体管904和905的源极可以与第七NMOS晶体管909的漏极连接，和/或第四和第五丽OS晶体管906和907的源极可以与第八画OS晶体管910的漏极连接。图IO示出了例示根据一个示范性实施例的例示在图3和9中的第一和第二中间电平;f全测器321和322的任何一个的操作的示范图。参照图10,如果输入信号DIN的电平在第一和第二参考信号VREFH和VREFL的电平之间，可以在逻辑高电平上生成第一电平信号VN,和/或可以在逻辑低电平上生成第二电平信号VNB。如果输入信号DIN的电平等于或高于第一参考信号VREFH的电平或等于或低于第二参考信号VREL的电平，则可以在逻辑低电平上生成第一电平信号VN,和/或可以在逻辑高电平上生成第二电平信号VNB。基于接收第一到第三数据OUTO到0UT2的例示在图3中的差分放大单元310和中间电平检测单元320的操作的输出信号Q0、Ql、Q2、VNO、和VNO和VN2如下表3所示。[表3]<table>tableseeoriginaldocumentpage21</column></row><table>110LHMHH111MLHMLHXH图ll是根据一个示范性实施例的例示在图3中的第一到第五触发器331到335的任何一个的电路图。参照图11,触发器331到335的每一个可以包括感测单元1110和/或锁存单元1130。感测单元1110可以包括腿OS晶体管1111和/或丽0S晶体管1112。丽0S晶体管1111的栅极可以与第一输入信号D连接。NMOS晶体管1112的栅极可以与第二输入信号DB连接。例示在图3中的触发器331到335的每一个可以与源电压VDD连接和/或包括多个PMOS晶体管1113和1114,多个PMOS晶体管1113和1114的栅极和漏极可以相互交叉连接。丽OS晶体管1115可以连接在PMOS晶体管1113和腿OS晶体管1111之间，和/或丽OS晶体管1116可以连接在PMOS晶体管1114和腿OS晶体管1112之间。多个PMOS晶体管1117和1118的栅极可以与时钟信号CK连接。PMOS晶体管1117可以连接在源电压VDD和连接在PMOS晶体管1113和丽OS晶体管1115之间的节点之间。PMOS晶体管1118可以连接在源电压VDD和连接在PMOS晶体管1114和丽0S晶体管1116之间的节点之间。多个PMOS晶体管1119和1120的栅极可以与时钟信号CK连接。PMOS晶体管1119可以连接在源电压VDD和连接在丽OS晶体管1111和1115之间的节点之间。PMOS晶体管1120可以连接在源电压VDD和连接在觀OS晶体管1112和1116之间的节点之间。多个PMOS晶体管1121和1122的栅极可以与时钟信号CK连接。多个PMOS晶体管1121和1122可以连接在PMOS晶体管1113和1114的漏极之间。丽OS晶体管1123的栅极可以与时钟信号CK连接，和/或画OS晶体管1123的漏极可以与丽OS晶体管1111和1112的源极连接。NMOS晶体管1124的栅极可以与启动信号EN连接，丽OS晶体管1124的漏极可以与画OS晶体管1123的源极连接，和/或觀OS晶体管1124的源极可以与地电压VSS连接。锁存单元1130可以包括与腿OS晶体管1115的漏极连接的反相器1131、和/或与丽OS晶体管1116的漏极连接的反相器1132。PMOS晶体管1133的栅极可以与丽OS晶体管1116的漏极连接，和/或丽OS晶体管1134的栅极可以与反相器1131的输出端连接。PMOS晶体管1133和應OS晶体管1134可以串联在源电压和地电压VDD和VSS之间。PM0S晶体管1135的栅极可以与画0S晶体管1115的漏极连接，和/或腿0S晶体管1136的栅极可以与反相器1132的输出端连接。PMOS晶体管1135和丽OS晶体管1136可以串联在源电压和地电压VDD和VSS之间。锁存单元1130可以包括多个PMOS晶体管1137和1138。多个PMOS晶体管1137和1138的源极可以与源电压VDD连接，和/或多个PMOS晶体管11"和1138的栅极和漏极可以相互交叉连接。PMOS晶体管1137和1138的漏极可以分别与多个丽OS晶体管1139和1140的漏极连接。丽OS晶体管1139和1140的栅极和源极可以相互交叉连接，和/或丽OS晶体管1139和1140的源极可以与地电压VSS连接。连接在PMOS晶体管1138和丽OS晶体管1M0之间的节点可以输出第一输出信号Q,和连接在PMOS晶体管113"7和丽OS晶体管1139之间的节点可以输出第二输出信号QB。回头参照图3,第一触发器331可以接收差分放大单元310的第一输出信号QO作为第一输入信号D，接收差分放大单元310的第二输出信号QOB作为第二输入信号DB，和/或从第一和第二输出信号QO和QOB中生成第一和第二感测信号DQO和DQOB。第二触发器332可以接收差分放大单元310的第三和第四输出信号Ql和Q1B，和/或生成第三和第四感测信号DQ1和DQ1B。第三触发器333可以接收差分放大单元310的第五和第六输出信号Q2和Q2B,和/或生成第五和第六感测信号DQ2和DQ2B。第四触发器334可以接收从中间电平检测单元320输出的第一和第二电平信号VNO和VNOB，和/或生成第七和第八感测信号DQMO和DQM0B。第五触发器335可以接收从中间电平检测单元320输出的第三和第四电平信号VN2和VMB，和/或生成第九和第十感测信号DQM2和DQM2B。基于接收差分放大单元310的第一、第三和第五输出信号Q0到Q2和从中间电平检测单元320输出的第一和第三电平信号VNO和VN2的触发单元3〗0的操作的第一、第三、第五、第七、第九感测信号DQ0、DQ1、DQ2、DQM0和DQM2如下表4所示。[表4]<table>tableseeoriginaldocumentpage23</column></row><table><table>tableseeoriginaldocumentpage24</column></row><table>图12是根据一个示范性实施例的例示在图3中的解码器340的电路图。参照图12,解码器340可以包括第一到第三接收数据生成单元1210、1220和1230。第一接收数据生成单元1210可以包括配置成接收第七和第九感测信号DQMO和DQM2的NOR门1211、配置成接收NOR门1211的输出的第一反相器1212、配置成接收第一反相器1212的输出的第二反相器1213、配置成响应第一和第二反相器1212和1213的输出而输出第一感测信号DQO作为第一接收数据RDATA〈0〉的第一传输门1214、和/或配置成响应第一和第二反相器1212和1213的输出而输出第二感测信号DQOB作为第一接收数据RDATA<0>的第二传输门1215。第二接收数据生成单元1220可以包括配置成响应源电压和地电压VDD和VSS而输出第三感测信号DQ1作为第二接收数据RDATAO的传输门1221。第三接收数据生成单元1230可以包括配置成接收第七感测信号DQMO的反相器1231、配置成响应反相器1231的输出而输出第五感测信号DQ2作为第三接收数据RDATA〈2〉的第一传输门1232、和/或配置成响应第七感测信号DQMO和反相器1231的输出而输出第六感测信号DQ2B作为第三接收数据RDATA〈2〉的第二传输门1233。基于接收第一、第三、第五、第七、和第九感测信号DQO、DQ1、DQ2、DQMO、和DQM2的解码器340的操作的第一到第三接收数据RDATA〈0〉到RDATA〈2〉如下表5所示。[表5]<table>tableseeoriginaldocumentpage25</column></row><table>图13是例示根据一个示范性实施例的例示在图3中的信号收发器100的示范性模拟结果的图形。如图13所示，通过三条传输线110、120和130发送的第一到第三发送数据tdata〈0〉到tdata〈2〉可以被恢复成错误较少或没有错误的第一到第三才妄收数据rdata〈0〉到rdata〈2〉。如上所述，根据本发明的示范性实施例，可以利用三条传输线以差分方式启动具有八种模式的3位数据的随机数据通信。尽管在本说明书和附图中显示和描述了本发明的示范性实施例，但本领域的普通技术人员应该懂得，可以不偏离本发明的原理和精神地对例示和/或描述的示范性实施例作出各种各样的改变。本申请要求2007年2月15日向韩国知识产权局提出的韩国专利申请第10-2007—016121号的优先权益，特此全文引用以供参考。权利要求1.一种信号收发器，包含三条传输线；信号发送单元，配置成编码第一到第三发送数据以生成第一到第三数据和通过三条传输线发送第一到第三数据，该信号发送单元被配置成在四种或更多种电压电平之一上生成第一到第三数据的每一个；和信号接收单元，配置成接收第一到第三数据和监视第一到第三数据之间的电压差，以便将第一到第三数据恢复成第一到第三接收数据。2.根据权利要求1所述的信号收发器，其中，第一到第三数据的电压电平基于分别在三条传输线上形成的电流路径。3.根据权利要求l所述的信号收发器，其中，信号发送竿元包含编码器，配置成编码第一到第三发送数据以生成第一到第三上升信号和第一到第三下降信号；和输出驱动器，配置成根据响应第一到第三上升信号和第一到第三下降信号接通的开关的数量确定第一到第三数据的电压电平。4.根据权利要求3所述的信号收发器，其中，编码器包含緩冲单元，配置成接收第一到第三发送数据和生成第一到第六编码信号；和编码单元，配置成接收第一到第六编码信号和生成第一到第三上升信号和第一到第三下降信号。5.根据权利要求4所述的信号收发器，其中，输出驱动器包含偏置单元，配置成将参考电压与公用电压相比较和生成第一和第二偏置信号；和包括开关的开关单元，该开关被配置成响应第一和第二偏置信号启动和响应第一到第三上升信号和第一到第三下降信号接通。6.根据权利要求1所述的信号收发器，其中，信号接收单元包含差分放大单元，配置成感测放大通过三条传输线传送的第一到第三数据当中的两个数据之间的电压差；中间电平检测单元，配置成接收差分放大单元的多个输出信号和生成多个电平信号；触发单元，配置成感测差分放大单元的每个输出信号和中间电平检测单元的每个电平信号和生成多个感测信号；和解码器，配置成解码触发单元的多个输出信号以输出第一到第三接收数据。7.根据权利要求6所述的信号收发器，其中，差分放大单元包含第一差分放大器，配置成感测放大第一和第二数据之间的电压差；第二差分放大器，配置成感测放大第二和第三数据之间的电压差；和第三差分放大器，配置成感测放大第一和第三数据之间的电压差。8.根据权利要求7所述的信号收发器，其中，中间电平检测单元包含第一中间电平检测器，配置成将第一差分放大器的输出信号的电平与第二和第三差分放大器的输出信号的电平相比较和生成第一电平信号；和第二中间电平检测器，配置成将第三差分放大器的输出信号的电平与第一和第二差分放大器的输出信号的电平相比较和生成第二电平信号。9.根据权利要求8所述的信号收发器，其中，触发单元包含第一触发器，配置成感测第一差分放大器的输出信号和生成第一和第二感测信号；第二触发器，配置成感测第二差分放大器的输出信号和生成第三和第四感测信号；第三触发器，配置成感测第三差分放大器的输出信号和生成第五和第六感测信号；第四触发器，配置成感测第一中间电平检测器的第一电平信号和生成第七和第八感测信号；和第五触发器，配置成感测第二中间电平检测器的第二电平信号和生成第九和第十感测信号。10.根据权利要求9所述的信号收发器，其中，解码器包含第一接收数据生成单元，配置成响应第七和第九感测信号输出第一感测信号和第二感测信号的至少一个作为第一接收数据；第二接收数据生成单元，配置成输出第三感测信号作为第二接收数据；和第三接收数据生成单元，配置成响应第七感测信号输出第五感测信号和第六感测信号的至少一个作为第三接收数据。11.根据权利要求1所述的信号收发器，其中，信号发送单元包含编码器，配置成编码第一到第三发送数据以生成第一到第三上升信号和第一到第三下降信号；和输出驱动器，配置成根据响应第一到第三上升信号和第一到第三下降信号接通的开关的数量确定第一到第三数据的电压电平；和其中，三条传输线包括配置成分别发送第一到第三数据的第一到第三传输线；和其中，信号接收单元包含差分放大单元，配置成感测放大通过三条传输线传送的第一到第三数据当中的两个数据之间的电压差；中间电平检测单元，配置成接收差分放大单元的多个输出信号和生成多个电平信号；触发单元，配置成感测差分放大单元的每个输出信号和中间电平检测单元的每个电平信号和生成多个感测信号；和解码器，配置成解码触发单元的多个输出信号以输出第一到第三接收数据。12.根据权利要求11所述的信号收发器，其中，编码器包含緩沖单元，配置成接收第一到第三发送数据和生成第一到第六编码信号；和编码单元，配置成接收第一到第六编码信号和生成第一到第三上升信号和第一到第三下降信号。13.根据权利要求12所述的信号收发器，其中，输出驱动器包含偏置单元，配置成将参考电压与公用电压相比较和生成第一和第二偏置信号；和包括开关的开关单元，该开关被配置成响应第一和第二偏置信号启动和响应第一到第三上升信号和第一到第三下降信号接通。14.根据权利要求ll所述的信号收发器，其中，差分放大单元包含第一差分放大器，配置成感测放大第一和第二数据之间的电压差；第二差分放大器，配置成感测放大第二和第三数据之间的电压差；和第三差分放大器，配置成感测放大第一和第三数据之间的电压差。15.根据权利要求14所述的信号收发器，其中，中间电平检测单元包含第一中间电平检测器，配置成将第一差分放大器的输出信号的电平与第二和第三差分放大器的输出信号的电平相比较和生成第一电平信号；和第二中间电平检测器，配置成将第三差分放大器的输出信号的电平与第一和第二差分放大器的输出信号的电平相比较和生成第二电平信号。16.根据权利要求15所述的信号收发器,其中，触发单元包含第一触发器，配置成感测第一差分放大器的输出信号和生成第一和第二感测信号；第二触发器，配置成感测第二差分放大器的输出信号和生成第三和第四感测信号;.第三触发器，配置成感测第三差分放大器的输出信号和生成第五和第六感测信号；第四触发器，配置成感测第一中间电平检测器的第一电平信号和生成第七和第八感测信号；和第五触发器，配置成感测第二中间电平检测器的第二电平信号和生成第九和第十感测信号。17.根据权利要求16所述的信号收发器，其中，解码器包含第一接收数据生成单元，配置成响应第七和第九感测信号输出第一感测信号和第二感测信号的至少一个作为第一接收数据；第二接收数据生成单元，配置成输出第三感测信号作为第二接收数据；和第三接收数据生成单元，配置成响应第七感测信号输出第五感测信号和第六感测信号的至少一个作为第三接收数据。18.—种用于数据通信的方法，包含编码第一到第三发送数据；根据响应编码的第一到第三发送数据接通的开关的数量生成第一到第三数据，第一到第三数据的每一个在四种或更多种电压电平之一上生成；通过第一到第三传输线分别发送第一到第三数据；接收第一到第三数据；和感测放大第一到第三数据当中的两个数据之间的电压差，以便将第一到第三数据恢复成第一到第三接收数据。19.根据权利要求18所述的方法，其中，第一到第三数据的电压电平基于分别在第一到第三传输线上通过接通开关形成的电流路径。20.根据权利要求18所述的方法，其中，感测放大第一到第三数据当中的两个数据之间的电压差生成多个差分输出信号，和其中，该方法进一步包含比较差分输出信号的电压电平和生成多个中间电平信号；感测每个差分输出信号和每个中间电平信号，以便生成多个感测信号；和解码感测信号，以便输出第一到第三接收数据。21.根据权利要求18所述的方法，其中，编码第一到第三发送数据包括生成多个上升信号和多个下降信号，生成第一到第三数据包括通过响应上升和下降信号接通的多个开关分别在第一到第三传输线上形成电流路径，和其中，该方法进一步包含感测第一到第三数据之间的电压差和监视第一到第三数据的电压电平之间的电压差，以便生成多个感测信号；和解码感测信号，以便将第一到第三数据恢复成第一到第三接收数据。全文摘要信号收发器可以包括三条传输线、信号发送单元、和/或信号接收单元。信号发送单元可以配置成编码第一到第三发送数据以生成第一到第三数据和通过三条传输线发送第一到第三数据。信号发送单元可以配置成在四种或更多种电压电平之一上生成第一到第三数据的每一个。信号接收单元可以配置成接收第一到第三数据和监视第一到第三数据之间的电压差，以便将第一到第三数据恢复成第一到第三接收数据。文档编号H04L1/00GK101267411SQ20081000569公开日2008年9月17日申请日期2008年2月15日优先权日2007年2月15日发明者金灿景申请人:三星电子株式会社