专利名称：包含二进制源信号的数据比特流的记录载体的制作方法
技术领域：
本发明涉及一种将二进制源信号的数据比特流编码为二进制信道信号的数据比特流的设备，该设备包括-输入装置，用于接收二进制源信号，-合并装置，用于响应一控制信号在二进制源信号的等距离位置合并q-比特合并字，以便获得一个合成二进制源信号，-转换装置，用于将合成二进制源信号转换为所述二进制信道信号，-控制信号发生器装置，用于产生所述控制信号，-输出装置，用于提供所述二进制信道信号。本发明也涉及用于解码由编码设备得到的二进制信道信号的数据比特流，以便获得二进制源信号的数据比特流的设备，本发明还涉及一个包括编码设备的记录设备，以及由该记录设备得到的记录载体和编码该源信号的方法。
USP5,477,222(PHN14448)公开了前面提到的编码设备。该文件公开了一种将二进制源信号的数据比特流编码为二进制信道信号的数据比特流的设备，该设备满足(1，8)扫描宽度的约束。这意味着，在信道信号的串行数据流中最小一个“零”和最大八个“零”出现在信道信号的两个连续“零”之间。应该明白，在这点上，一般将一个诸如1T预编码之类的附加预编码步骤用于该(1，8)约束序列，从而导致具有最小扫描宽度2和最大扫描宽度9的限定扫描宽度序列。
公知的转换是奇偶性保留。‘奇偶性保留’含义是被转换的n-比特源字的奇偶性等于对应的其中转换它们的m-比特信道字的奇偶性(在模-2加之后)。结果是，所声明的n-到-m转换设备不影响信号的奇偶性。
由于转换是奇偶性保留，可以通过诸如在源字数据流插入DC控制比特之类方法，来使用高效的DC控制。
为此目的，本发明提供一种将n-比特源字编码为对应的m-比特信道字的改进的设备。
根据本发明的设备包括
-输入装置，用于接收二进制源信号，-合并装置，用于接收等于二进制源信号或其重列方案，并且响应一控制信号，在所述第一输入信号的y个连续比特的后续组之间每次合并q-比特合并字，-控制信号发生器装置，用于产生所述控制信号，-重列装置，用于接收等于所述二进制源信号或在所述合并装置与所述q-比特合并字合并的所述二进制源信号的第二信号，用于对每个所述y个连续比特组的第二组进行重列操作，在所述合并装置进行合并和在所述重列装置进行重列的组合步骤导致了一个重列的合成二进制源信号，该合成二进制源信号包括n-比特字序列，y，n和q为正整数，其中y＞1，n＞1，q≥1，-转换装置，用于通过将所述重列的合成二进制源信号中的p个连续n-比特字的后续块转换为相应的所述二进制信道信号中的p个连续m-比特信道字的后续块，将重列的合成二进制源信号转换为所述二进制信道信号，m和p为正整数，其中m＞n，p≥1，p可以变化，-输出装置，用于提供所述二进制信道信号，重列操作包括在y个连续比特的每个所述第二组，将该组中的q比特重新排列到所述组中的另一个位置的步骤，以便，除包括合并字的n-比特字之外，将被要求转换为m-比特信道字的所述重列合成二进制源信号中的n-比特字与所述重列合成二进制源信号中的n-比特源字排列在一起，其中n＝2q。本发明是基于以下的识认。在不采用根据本发明的方法的情况下，编码过程如下。在q-比特合并字插入二进制源信号比特流后，已产生合成二进制源信号比特流。将该合成二进制源信号分为一个顺序n-比特字序列用于在转换装置转换为m-比特信道字。进行分为n-比特字序列以便合成二进制源信号中的两个后续字之间的边界处于合并字和所述合成二进制源信号中的二进制源信号的后续源字之间。直到下一个合并字为止，将合成二进制源信号中的两个后续字之间的全部边界与二进制源信号的后续源字之间的边界排列在一起。所述下一个合并字与二进制源信号的下一个源字的前q比特一起形成合成二进制源信号的下一个n-比特字。结果是，直到下面的合并字为止，未将合成源信号中的两个后续字之间的全部边界与二进制源信号的n-比特源字的边界排列在一起。或者，展开合成二进制源信号中的n-比特字使其通过二进制源信号的两个后续n-比特源字。
一旦编码为相应的m-比特信道字，即转换合成二进制源信号的n-比特字。在传输和接收机中的后续接收之后，其中将一个相应的解码器提供给接收机，m-比特信道字解码为相应的n-比特字，该n-比特字形成合成二进制源信号的一个复制品。随后，从合成二进制源信号中删除q-比特合并字以便得到二进制源信号的复制品。
在传输中可能会出现错误，导致解码器中的误解码。合成二进制源信号复制品中的错误字将导致二进制源信号复制品中的错误源字，即，与合成二进制源信号复制品中的两个后续字的边界排列在一起的两个后续源字之间的边界的二进制源信号复制品中的那些部分。然而，在未与合成二进制源信号复制品中的两个后续字的边界排列在一起的两个后续源字之间的边界的二进制源信号复制品中的那些部分，合成源信号复制品中的错误字将导致二进制源信号复制品中的两个错误字。
本发明克服了这种错误传播，其中通过在二进制源信号的y个连续比特源字的每个第二组移位q比特，将二进制源信号的两个后续n-比特源字之间的边界与合成二进制源信号的两个后续n-比特字之间的边界对准。结果是，不会发生错误传播。
通常，将所得到的信道信号应用到1T-预编码器。合并装置的目的是添加合并字，例如1-比特合并字，即‘0’-或‘1’-比特增加到转换装置的输入信号所包括的连续码字，以便获得为游离DC(DCfree)，或包括具有一确定频率的跟踪导航信号的预编码器输出信号。将预编码器输出信号记录在一记录载体。在q＝1的情况下，在转换器的输入信号增加‘0’-比特导致1T-预编码器输出信号的奇偶性保持不变。增加‘1’-比特导致1T-预编码器输出信号的奇偶性反转。因此，合并装置影响1T-预编码器输出信号，使得可以控制1T-预编码器输出信号的运行数字和值以便具有一个作为时间函数的要求的码型。
在下面的附图将进一步描述本发明，其中
图1表示编码设备的第一实施例，图2表示编码设备的第二实施例，图3表示已有技术编码设备中出现的各种信号，图4表示图2中的编码设备出现的各种信号，其中采用重列合成源信号的一种方式，图5表示重列合成源信号的另一种方式，图6表示编码设备中的重列单元的第一实施例，图7表示重列单元的第二实施例，图8表示编码设备中的转换单元的第一实施例，图9表示转换单元的第二实施例，图10表示解码设备的第一实施例，图11表示解码设备的第二实施例，图12表示解码设备中的再变换器单元的实施例，和图13表示重列合成源信号的再一种方式。
图1表示根据本发明的编码设备的实施例。该设备包括一个接收二进制源信号的输入端1，该端连接到q-比特字合并单元4的输入2。单元4的输出6连接到重列单元8的输入7。重列单元8具有连接到变换器单元10的输入11的输出9，变换器单元10具有连接到aT预编码器16的输入14的输出12。预编码器16的输出18连接到提供二进制信道信号的输出。输出18也连接到控制信号发生器24的输入22，控制信号发生器24具有连接到合并单元4的控制信号输入28的输出26。
将n-比特源字序列形式的二进制源信号用于编码的输入端1。合并单元4适合于在二进制源信号中的等距离位置插入q-比特合并字。具体地讲，合并单元4适合于每次在二进制源信号中的x个连续n-比特源字的后续组之间插入q-比特合并字，以便在其输出6获得一个合成二进制源信号。x，n和q为正整数，x＞1，n＝2q和q≥1。
将合成二进制源信号用于重列单元8的输入7，重列单元8对合成二进制源信号中的x个连续n-比特源字的每个第二组进行一个重列步骤，以便获得一个重列合成源信号。将该重列合成源信号顺序应用到变换器单元10的输入11。编码单元10对重列合成源信号进行一个转换步骤，从而导致一个信道信号。该转换步骤包括将重列合成源信号中的p个n-比特字组转换为相应的m-比特信道字组，所述信道字形成信道信号。将该信道信号提供给输出12。在aT预编码器16将二进制信道信号顺序预编码为预编码二进制信道信号并将该预编码二进制信道信号顺序提供给输出端20，例如，用于记录或传输，以及提供给控制信号发生器24的输入22。控制信号发生器24响应所述预编码二进制信道信号在其输出26产生一控制信号，将该控制信号提供给合并单元4的控制信号输入28。合并单元4响应所述控制信号选择一个q-比特字用于合并该二进制源信号。
参照图2将进一步解释该设备的运行，该图表示对图1设备进行略修改的型式。图2的设备包括一个合并单元4’，该合并单元4’适合于每次在二进制源信号的x个连续n(＝2)-比特源字的后续组之间插入1-比特(q＝1)合并字，以便在其输出6获得一个合成二进制源信号。X可以是任何正整数值。在后面所述的实例，x等于24，这是因为在6字节二进制源信号的后续组之间插入1-比特合并字。
下面将描述图2实施例中的重列单元8’。首先，将解释变换器单元10’的功能。变换器10’适合于将重列合成源信号中的p个2-比特字组转换为相应的信道信号的p个3-比特信道字组。P是一个正整数并且可以变化，这可以从后面进一步看出，以便得到预编码信道信号。将1T预编码16’的输出信号用于产生合并单元4’的控制信号的控制信号发生器24’，以便控制在源信号的串行数据流是插入‘0’还是‘1’。
提供使用图1或2所示的设备，有可能在预编码信道信号的串行数据流嵌入确定频率的跟踪音调，或将所述数据流的DC成分保持为零。另外，当变换器单元10’适合于产生如上所述的(d，k)序列时，使图1或2的设备的输出信号成为(d，k)RLL输出信号。在Bell系统技术杂志，Vol 53，No.6，pp1103-1106给出了合并单元4的实施例。
将1T预编码16’的输出信号提供给用于将信号写入记录载体36上的轨道的写入单元34。记录载体36可以是纵向的或盘形的磁记录载体。记录载体也可以是诸如光盘36’之类的光记录载体。写入单元34包括一个当记录磁记录载体上的信号时为磁性写入头，当记录光记录载体上的信号时为光写入头的写入头38。
下面将解释图2的设备的功能。图3在图3a示意性地表示用于该设备的输入端1的二进制源信号。源信号包括一个2-比特源字序列，每次表示为SW1，SW2...SWi，SWi+1，...，四个二进制源信号的2-比特源字形成一字节二进制源信号。图3a表示每次六个连续字节B0，...B5的序列。图2的合并单元4’适合于每次在二进制源信号的六个连续字节B0到B5的组之间插入1-比特合并字，即在二进制源信号的24个2-比特源字的后续组之间插入1-比特合并字。在本实施例，在二进制源信号的源字SW3和SW2之间合并合并字mw0以及源字SWi+3和SWi+4之间合并合并字mw1，从而导致图3b中的合成源信号。
在已有技术设备，未进行合成源信号的重列并且在没有修改的情况下将合成源信号传送给变换器单元10’。变换器单元10’将合成源信号中的2-比特字转换为对应的3-比特字。如图3c和图3d所示。图3c示出分为2-比特字，表示为csw1，csw2，csw3，...的所谓的源字的序列的合成源信号。将这些合成源字转换为对应的3-比特信道字，从而产生图3d所示意表示的信道信号。信道信号中信道字表示为cwi。图3d表示分别转换2-比特合成源字csw2，csw7，csw11和cswi所得到的信道字cw2，cw7，cw11和cwi。
当在相应的解码设备再次进行转换时，将3-比特信道字再次转换为原始2-比特合成源字的复制品。这在图3e中示意示出，该图示出表示为rcsw1，rcsw2，rcsw3，...，rcswi的合成源字复制品序列。下面，从这些复制品中删除复制品rcsw3和rcswi+4所包括的合并字mw0和mw1，导致初始源信号的复制品，如图3f所示。图3f表示初始源字复制品的序列形式的源信号的复制品，在图3f这些复制品由rsw1，rsw2，rsw3，...，rswi，rswi+1，...表示。
这从图3b和3c可以清楚看出，因为图3a将1-比特合并字插入2-比特源字之间，图3b的合成源信号中的2-比特源字之间的边界不是一直与图3c的2-比特合成源字之间的边界同步。具体地说，该论述对于图3b信号中的源字sw3到swi+3有效。
现在假定，当进行合成源字csw7的转换和后续再转换时，发生错误，从而导致错误的复制品rcsw7。在图3f的源信号复制品，字rcsw7的第一比特是字节B0的第七比特b7，字rcsw7的第二比特是字节B1的第一比特b0。由于字rcsw7是错误的，因此字节B0和B1也是错误的。这样发生错误传播，合成源信号的复制品的一个字中的错误导致源信号复制品的两个字节出现错误。
根据本发明，在将合成源信号提供给变换器单元10’之前，在合成源信号执行重列步骤。图4表示该重列步骤的一个实施例，图5表示另一个实施例。图4a再次表示二进制源信号的串行数据流，其中每次在24个-比特源字的后续组之间插入1-比特合并字。图4b再次表示在源字sw2后面如何插入合并字mw0，以及在源字swi+4前面如何插入合并字mw1。另外，对合并合并字之后得到的信号进行重列步骤。合并和重列步骤的结果由图4b中的信号表示，该图表示2-比特字w1，w2，...wi，wi+1，...形式的重列合成信号。除插入合并字mw0之外，源字sw2后面的2-比特源字序列移过一个附加比特位置到达图4b的右侧，导致合并字mw0和重列信号字w4之间的空比特位置。这样，重列信号中的字w4等于源字sw3，重列信号中的字w5等于源字sw4，等。这样，源字swi+3包括等于源字swi+2的字wi+3，字节B5的最后两个比特，比特b6和b7。比特b6直接跟在字wi+3后面，这可以从图4b看出。然而，重新定位比特b7并将其放在合并字mw0和字w4之间的空比特位置。这由图4b中的箭头50表示。插入下一个合并字mw1作为2-比特字wi+4的第二比特，等于源字swi+4的2-比特字swi+3跟随2-比特字wi+4，等。从图4a和4b可以清楚看出图4b的重列合成信号中的字之间的边界与图4a的源信号的源字的边界同步。
将重列合成信号的2-比特字转换为3-比特信道字将导致图4c的信道信号。后续再转换导致图4d示出的重列合成信号的复制品。下面，从重列合成信号的复制品删除合并字。这意味着删除字rw3复制品的第三比特并删除字rwi+4的第二比特。另外，从串行数据流检索字rw3的第二比特，以便跟随源信号复制品的字rsw2的字rsw3等于重列合成信号复制品的2-比特字rw4，等。这样，源信号复制品的字rswi+2等于重列合成信号复制品的字rwi+3以及字rswi+4等于字rwi+5。源信号复制品的比特b6和字节B5等于重列合成信号复制品的字rwi+4的第一比特。删除合并字mw1意味着一个空比特位置，该位置通过给出字节B5的比特b7的字rw3的第二比特的比特值填充。图4e中通过箭头52表示比特b7的重新定位。
转换/再转换步骤期间发生的错误导致图4d的重列合成信号复制品中的错误字rwi。由于排列图4d信号中的字rwi和图4e信号中的字rswi之间的边界，这样的错误仅导致一个2-比特字，这样仅有一个字节是错误的，因此未发生错误传播。
图4的实例，正是源字swi+3中的比特b7被重新定位在合并字mw0和源字sw3之间的位置。另一种可能是将源字swi+3中的比特b6重新定位到合并字mw0和源字sw3之间的位置。
图5表示重列合成源信号的另一种方式。图5a再次表示二进制源信号的串行数据流。图5b再次表示一个合并字mw0如何插入到源字sw2后面以及合并字mw1如何插入到源字swi+4之前。重列步骤现在包括重新定位字节B0的比特b0，即字sw3的第一比特。合并和重列步骤的结果由图5b的信号表示，该图表示2-比特字w1，w2，...wi，wi+1，...形式的重列合成信号。当暂存比特b0时，事实上插入合并字mw0的含义是由合并字mw0替换字节B0的比特b0。这样跟随源信号的2-比特字保留在其原始位置。或者源信号中的字sw4等于重列合成信号中的字w4，等。这样，源信号的字swi+3等于重列合成信号中的字wi+3下面，现在增加暂存的比特b0作为字wi+4的的第一比特并跟在合并字mw1的后面作为字wi+4的第二比特。这由图5b中的箭头54示意表示。下面的源字swi+4，swi+5，...移位两个位置。但是在所有情况下，排列图5b的重列合成信号中的2-比特字w和图5a的源信号中的源字sw之间的边界。
将重列合成信号的2-比特字转换为3-比特信道字导致图5c的信道信号。后续再转换导致图5d表示的重列合成信号的复制品。下面，从重列合成信号复制品中删除合并字。这意味着删除字rw3复制品的第一比特以及删除字rwi+4的第二比特。使用字rwi+4的第一比特的比特值填充合并字mw0的开比特位置导致2-比特字rsw3的第一比特，由此导致源信号复制品中字节B0的比特b0。另外，跟随源信号复制品的字rsw3的字rsw4等于重列合成信号复制品的2-比特字rw4，等。这样，源信号复制品的字rswi+3等于重列合成信号复制品的字rwi+3。字rwi+4的第一比特总是被重新定位到字rsw3的第一比特位置。结果是，删除合并字mw1意味着字rwi+5(等等)直接跟随字rswi+3作为源信号复制品的字rswi+4。在图5e由箭头56表示比特b0的重新定位。
在转换/再转换步骤期间发生的错误导致图5d的重列合成信号复制品中的错误字rwi。由于排列图5d信号中的字rwi和图5e信号中的字rswi之间的边界，这样的错误仅导致一个2-比特字，这样仅有一个字节是错误的，因此未发生错误传播。
在图5的实例，正是源字sw3中的比特b0被重新定位在合并字mw1和源字swi+3之间的位置。另一种可能是将源字sw3中的比特b1重新定位到合并字mw1和源字swi+3之间的位置。
另外，应该明白将重列步骤描述位跟在合并步骤后面的一个步骤。然而，应该注意到重列步骤也可以处于合并步骤前面，或者与合并步骤同步。
图6表示完成参照图4a和4b所述的重列步骤的重列单元8’的实施例。图6的重列单元包括移位寄存器形式的存储器40，在给出的实例具有47个存储位置。提供具有端a，b和c的进一步的第一和第二可控制开关42和44。另外提供控制单元CPU用于控制经控制线路46的开关42和44的位置以及控制经控制线路48通过移位寄存器40的信息移动。重列单元的输入7连接到开关42的a-端。所述开关的b-端连接到移位寄存器40的输入。互连开关42和44的c-端。移位寄存器40的输出连接到开关44的b-端，开关44的a-端连接到重列单元的输出9。
图6的重列单元的功能如下。在线路46上的控制信号的影响下，开关42和44都处于其位置a-b以及在线路48上的控制信号的影响下，将比特存储在移位寄存器40的第一存储位置M1并移位到移位寄存器40中的图6右侧。假定将包括合并比特的图4a的信号提供给重列单元的输入7。通过存储源字sw1及其后续源字完成源字的存储。继续存储信息直到将源字sw1存储在存储器位置M45和M44以及将合并字mw0存储到存储器位置M43。线路48上的5个后续时钟信号导致移位源字sw1和sw2并且合并移位寄存器40中的字mw0，因此将它们提供给输出9。现在移位寄存器具有由存储在存储器位置M47到M40的源字sw7到sw10形成的字节B1，等。将字节B5的比特b0到b6存储在存储器位置M7到M1。另外，在输入7可以使用字节B5的比特b7。图6表示这种情况。
在线路46上的控制信号的影响下，现在开关42和44在其位置a-c之间切换，因此将字节B5的比特b7提供给在变换器单元10’进一步处理的输出9。下面，将开关42和44再次定位到其位置a-b，因此将存储在存储器位置M47的比特b0，和存储在移位寄存器40的后续比特提供给输出9。另外，将源字swi+4和后续源字存储到移位寄存器40。以这种方式，实际上将字节B5的比特b7插入合并字mw0和比特b0之间的重列合成信号的串行数据流。对于24个后续源字的每个第二组都这么做。
图7表示完成参照图5a和图5b描述的重列步骤的重列单元8’的一个实施例。图7的重列单元包括具有一个存储位置的存储器M。提供具有端a，b和c的进一步的第一和第二可控制开关42和44。另外提供控制单元CPU用于控制经控制线路46的开关42和44的位置以及控制经控制线路48的存储器M的存储信息。重列单元的输入7连接到开关42的a-端。所述开关的b-端连接到存储器M的输入。互连开关42和44的c-端。存储器M的输出连接到开关44的b-端，开关44的a-端连接到重列单元的输出9。
图7的重列单元的运行如下。在线路46上的控制信号的影响下，开关42和44都处于其位置a-c，因此将提供给输入7的源信号的串行数据流直接反馈给输出9。以这种方式，将合成源信号中的源字sw1和sw2以及合并字mw0提供给输出9。在线路46上的控制信号的影响下，在源字sw3内的比特b0出现在输入7的瞬时，将开关42切换到其位置a-b。另外，在线路48上的控制信号的影响下，将该比特b0存储在存储器M。下面，当源字sw3的比特b1出现时，将开关42再次切换到位置a-c，因此可以将字节B0的比特b1，b2，...等提供给输出9。这一过程一直进行下去直到输入7出现源字swi+3并将其提供给输出9为止。下面，在线路46上的控制信号的影响下，开关44切换到其位置a-b，因此将源字sw0的比特b0提供给输出。接着，在线路46上的控制信号的影响下，开关44切换到其位置a-c，因此将出现在输入7的合并字mw1和后续源字swi+5，swi+6，...等提供给输出9。以这种方式，实际上将字节B0的源字sw3中的比特b0插入到源字swi+3和合并字mw1之间的重列合成信号的串行流。对24个后续源字的每个第二组都进行这一过程。
图8表示能够将列合成源信号的2-比特字转换到3-比特信道字的变换器单元10’。本文所述的该设备事实上也被USP5,477,222所公开，本文所述设备具有一些修改以便实现重复最小转换扫描宽度的最小化的目的。
变换器单元10’具有用于接收重列合成二进制源信号S的数据比特流的输入60。该输入60连接到移位寄存器62的一个输入，在该实例移位寄存器62具有8个单元x1到x8，以便接收重列合成源信号的8个连续比特。移位寄存器62作为一个串-并变换器来工作。单元的输出分别连接到逻辑电路LC的对应输入i1到i8，用于提供该单元出现的比特的逻辑值(x1，...，x8)。
变换器10’还包括一个具有12个单元Y1到Y12的第二移位寄存器64。逻辑电路LC具有12个输出o1到o12逻辑电路LC的这些输出分别连接到移位寄存器64的12个单元Y1到Y12的相应输入。移位寄存器64的输出连接到输出68。移位寄存器64作为一个并-串变换器来工作，以便得到二进制信道信号C。
另外，将检测器单元70用于检测源信号S的串行数据流中特定序列。为此目的，将移位寄存器62的8个单元x1到x8的输出连接到检测器70的以72表示的相应输入。在本实施例，检测器单元70具有表示为o1，o2和o3用于分别产生第一，第二和第三控制信号的三个输出。这些输出分别连接到逻辑电路LC的相应控制信号输入c1，c2和c3。
逻辑电路LC响应输入到其输入c1，c2和c3的控制信号运行如下。
逻辑电路LC能够将重列合成源信号的2-比特源字wi转换为3-比特信道字，以便每个2-比特源字的转换为奇偶性保留。这意味着被转换的2-比特字中的‘字’数目等于对应的3-比特信道字中的‘字’数目，完成信道字中的‘字’的模2加。或者，否则如果2-比特字中的字的数目为偶数，则3-比特信道字中的字的数目也为偶数。以及如果2-比特字中的字的数目为奇数，则3-比特信道字中的字的数目也为奇数。
作为一个实例，转换意味着LC适合于根据下面的表将2-比特字wi转换为3-比特信道字cwi
表I
这里应该注意，首先将2-比特字wi中的第一比特用于移位寄存器62并从移位寄存器64的输出66提供信道字中的第一比特。
这里还应注意，响应在控制信号输入c1，c2和c3未出现任何控制信号，逻辑道路LC将单元x1，x2中存储的2-比特字wi转换为3-比特信道字cwi并将这些信道字存储在移位寄存器64的单元Y1，Y2，Y3。在每次以这种方式转换之后进行移位两个位置到达移位寄存器62的左侧，移位三个位置到达移位寄存器64的左侧。要求在移位寄存器62移位两个位置以便为后续转换准备好移位寄存器62，和变换器。要求在移位寄存器64移位两个位置以便输出所产生的3-比特信道字cwi。
图8的变换器10’用于产生满足d＝1的约束条件的(d，k)序列形式的信道信号C。这意味着在信道信号的串行数据流的后续‘零’之间至少出现一个‘零’。即，禁止信道信号中的两个或多个‘零’的并置。
可能会出现这种情况，在未修改的变换，例如使用图8的变换器，两个后续2-比特字wi的组合将不满足d＝1的约束条件。这些组合是组合；‘00 00’，该组合通过未修改变换将导致两个3-比特信道字‘101101’，‘00 01’，该信道字通过未修改变换将导致两个3-比特信道字‘101 100’，‘10 00‘，该信道字通过未修改变换将导致两个3-比特信道字‘001 101’，‘10 01’，该信道字通过未修改变换将导致两个3-比特信道字‘001 100’。
应该检测这种组合的出现以便使可修改的两个2-比特字wi，wi+1编码为两个3-比特信道字cwi，cwi+1的块。因此，除将2-比特字wi‘正常’编码为两个3-比特信道字cwi之外，图8的变换器能够检测上面识别的组合，并能够实现可修改编码，例如仍然满足信道信号中的d＝1的约束条件。
由于移位寄存器62的单元x1到x4的输出连接到检测器单元70的相应输入这一事实，该检测器单元70能够在重列合成源信号的串行数据流检测这一位置，在该位置比特流中的单独2-比特字wi未修改编码为相应的单独3-比特信道字cwi将导致不满足信道信号中的约束条件d＝1，该检测器单元70还适合于响应这种检测在其输出o1提供一控制信号。
具体地说，检测器单元70检测单元x1到x4是否包括表II给出的4-比特序列中的每一个，并在其输出o1产生第一控制信号。检测器单元70一检测到在四个单元位置x1，x2，x3，x4出现两个2-比特字wi，wi+1的组合，逻辑电路LC根据表II给出的修改编码转换该组合，其中该组合等于表II左侧栏给出的组合中的一个。
表II
从该表可以看出，单独两个2-比特字的未修改变换导致不满足d＝1的约束条件，这是由于在所得到的两个信道字之间的边界出现两个‘零’。因此，逻辑电路LC适合于以修改编码模式，将上面表的左侧栏给出的两个2-比特字块转换为上面表II的右侧栏给出的两个3-比特信道字块。正如所看到的，不再出现不满足d＝1的约束条件的情况。进一步，以同样方式进行的修改编码是奇偶性保留。另外，将上面表中的第二个的两个2-比特字之一编码为不等于表I的四个信道字之一的3-比特信道字。这样做的原因是在接收机侧，检测不属于四个3-比特信道字组的该3-比特信道字是可能的。因此可以实现一个相应的解码，该解码作为参照表II定义的逆变换。
逻辑电路LC将使用基于表II的编码所获得的两个3-比特信道字块提供给其输出o1到o6，该信道字还提供给移位寄存器64的六个单元。
可更清楚地知道，在由转换单元LC将两个2-比特字转换为两个3-比特信道字之后，移位四个位置到达移位寄存器62的左侧并移位六个位置到达移位寄存器64的左侧。要求在移位寄存器62移位四个位置以便为后续转换准备好移位寄存器62，和变换器。要求在移位寄存器64移位六个位置以便输出所产生的两个3-比特信道字。
(d，k)序列中的k-约束条件的含义是在信道信号的两个后续‘零’之间允许最多k个‘零’的并置。
可能会发生三个后续2-比特字的未修改转换不满足k-约束条件。
作为一个实例通过未修改变换，重列合成源信号中的2-比特字‘11 11 11’序列将导致三个3-比特信道字‘000 000 000’。如果在k等于6，7或8情况下可得到(d，k)序列，则不发生这样的3-比特信道字组合。
另一个实例是通过未修改变换，2-比特字‘11 11 10’序列将导致三个3-比特信道字‘000 000 001’。该3-比特信道字组合不满足k＝6或k＝7约束条件。另外，该三个3-比特信道字组合将跟在以‘0’结束的前一个信道字后面，因此可能导致不满足k＝8约束条件。另外，如果该组合将跟在以‘1’开始的3-比特信道字后面，则该组合以‘1’结束，因此可能导致不满足d＝1约束条件。相同的推理适用于2-比特字‘01 11 11’序列。
一个进一步的实例是通过未修改转换导致三个3-比特信道字‘100000 001’的2-比特字‘01 11 10’的实例。以与上面相同的方式给出的该组合导致不满足d＝1约束条件。
应检测到这样组合的出现以便可以进行修改编码。因此，除将2-比特字‘正常’编码为3-比特信道字，以及根据表II的修改编码之外，图8的变换器能够检测上面识别的组合，并能实现修改编码，以便仍满足信道信号中的k-约束条件。
由于移位寄存器62的单元x1到x6的输出连接到检测器单元70的相应输入这一事实，该检测器单元70能够在重列合成源信号的串行数据流检测这一位置，在该位置未修改编码将导致不满足信道信号中的k-约束条件，该检测器单元70还适合于响应这种检测在其输出o2提供一控制信号。
具体地说，检测器单元70检测单元x1到x6是否包括表III给出的6-比特序列中的一个，并在其输出o2产生第二控制信号。
检测器单元70一检测到在六个单元位置x1，x2，x3，x4，x5，x6出现三个2-比特字组合，逻辑电路LC根据表III给出的修改编码转换该组合，其中该组合等于表III左侧栏给出的组合中的一个。
表III
逻辑电路LC以第二编码修改模式，将上面表III的左侧栏给出的三个2-比特字块转换为上面表III的右侧栏给出的三个3-比特信道字块。通过对每个表III进行修改编码，得到满足k＝8约束条件的信道信号。另外，以同样方式进行的修改编码是奇偶性保留。在本发明这意味着，如果三个2-比特字组合中‘零’的数目为奇数(偶数)，则所得到的三个3-比特信道字组合中的‘零’的数目为奇数(偶数)。另外，将在上面表中为第二个和第三个的两个三个2-比特字编码为不等于表I的四个信道字之一的3-比特信道字。这样做的原因是在接收机侧，检测不属于表I的四个3-比特信道字组的这些两个连续3-比特信道字是可能的，因此，可以实现一个相应的解码，该解码是参照表III定义的逆编码。
逻辑电路LC将使用根据表III的编码所得到的三个3-比特信道字块提供给其输出o1到o9，该信道字还提供给移位寄存器64的九个单元Y1到Y9。
还可以清楚地看出，在变换器单元LC将三个2-比特字转换为三个3-比特信道字之后，移位六个位置到达移位寄存器62的左侧，以及移位9个位置到达移位寄存器64的左侧。要求在移位寄存器62移位六个位置以便为后续转换准备好移位寄存器62，和变换器。要求在移位寄存器64移位9个位置以便输出所产生的三个3-比特信道字。
对编码重列合成源信号的进一步要求是应限定信道信号中的重复最小变换扫描宽度。重复最小变换扫描宽度定义为‘0’和‘1’之间的后续变换序列的长度，或者在d-约束条件等于1的情况下，为序列‘.....01010101010....’。作为一个实例，在使用表II进行修改转换之后，比特序列’00 01 00 01’导致比特序列‘101 010 101 010’。以这种方式，在使用表II进行修改转换之后，比特序列’10 01 00 01’导致比特序列‘001 010 101 010’。这样的序列使接收机中的比特检测变坏。这样，需要01-序列的长度限定。
由于移位寄存器62的单元x1到x8的输出连接到检测器单元70的相应输入这一事实，该检测器单元70能够在重列合成源信号的串行数据流检测这一位置，在该位置未修改编码将导致不满足重复最小变换扫描宽度的限定，该检测器单元70还适合于响应这种检测在其输出o3提供一控制信号。
具体地说，检测器单元70检测单元x1到x8是否包括表IV给出的8-比特序列中的一个，并在其输出o3产生第三控制信号。
检测器单元70一检测到在八个单元位置x1，x2，x3，x4，x5，x6，x7，x8出现四个2-比特源字组合，逻辑电路LC根据表IV给出的修改编码转换该组合为一个表III右侧栏给出的12-比特比特序列，其中该组合等于表IV左侧栏给出的组合。
表IV
每个表IV的修改变换再次为奇偶性保留。
应该注意信道字的比特流为NRZI(不归零倒置)符号，其含义是一个‘零’导致在磁性记录载体记录信道信号的写入电流的变换。
在前述中，通过检测器单元70从重列合成源信号中的2-比特字检测要求修改编码的情况。然而，应该注意在所产生的信道字执行该检测。图2b中的这部分可参照USP5,477,222。
图9表示变换器的另一个实施例，其中根据每个表I中的未修改编码产生的信道字进行要求修改编码的情况的检测。
图9的变换器包括具有12个输入的检测器70’，这些输入用于在电路LC’接收通过每个表I中的未修改编码获得的四个后续3-比特信道字。检测器70’检测使用未修改编码获得的出现在电路LC’的输出o1到o6的两个后续3-比特信道字是否等于表II的‘未修改编码’中的中间栏给出的四个6-比特序列之一。如果是这样，检测器70’在其输出72和输出72’发出一切换信号和地址信号。将切换信号提供给移位寄存器64’的切换信号输入65。将地址信号AD提供给ROM77的地址信号输入76。检测器70’响应检测表II中间栏的四个6-比特序列中相应的一个产生四个可能的地址信号AD1到AD4之一。作为一个实例，当检测器70’检测到序列’101101’时产生地址信号AD1而在检测到6-比特序列’001100’时产生地址信号AD4。ROM77具有所存储的表II右侧栏所示的6-比特序列。当接收到地址信号AD1时，ROM在其输出o1到o6提供6-比特序列’100010’，以及当接收到地址信号AD2时，ROM在这些输出提供6-比特序列’101010’。当接收到地址信号AD3时，ROM在这些输出提供6-比特序列’000010’，以及当接收到地址信号AD4时，ROM在这些输出提供6-比特序列’001010’。移位寄存器64’的每个存储器位置现在具有两个输入，其中之一与逻辑道路LC’的相应输出相连，另一个与ROM77的相应输出相连。响应提供给输入75的切换信号，移位寄存器接受提供给其低端输入的信息并将其内容向左移位六个位置，结果是，移位寄存器64’在输出68提供一个修改的6-比特序列。
检测器70’也检测使用未修改编码获得的出现在电路LC’的输出o1到o9的三个后续3-比特信道字是否等于表III的‘未修改编码’中的中间栏给出的四个9-比特序列之一。如果是这样，检测器70’在其输出72和输出72’发出一切换信号和地址信号。将切换信号提供给移位寄存器64’的切换信号输入65。将地址信号AD提供给ROM77的地址信号输入76。检测器70’响应检测表III中间栏的四个9-比特序列中相应的一个产生四个可能的地址信号AD5到AD8之一。作为一个实例，当检测器70’检测到序列’000 000 000’时产生地址信号AD5而在检测到9-比特序列’100 000 000’时产生地址信号AD8。ROM77具有所存储的表III右侧栏所示的9-比特序列。当接收到地址信号AD5时，ROM在其输出o1到o9提供9-比特序列’000 010 010’，以及当接收到地址信号AD6时，ROM在这些输出提供9-比特序列’001 010 010’。当接收到地址信号AD7时，ROM在这些输出提供9-比特序列’101 010 010’，以及当接收到地址信号AD8时，ROM在这些输出提供9-比特序列’100010 010’。
响应提供给输入75的切换信号，移位寄存器接受提供给其低端输入的信息并将其内容向左移位九个位置，结果是，移位寄存器64’在输出68提供一个修改的9-比特序列。
检测器70’也检测使用未修改编码获得的出现在电路LC’的输出o1到o12的四个后续3-比特信道字是否等于下面的两个12-比特序列’101 010 101 010’或’001 010 101 010’之一。如果是这样，检测器70’在其输出72和输出72’发出一切换信号和地址信号。检测器70’响应上面给出的两个12-比特序列中相应的一个，分别产生两个可能的地址信号AD9和AD10之一，作为一个实例，当检测器70’检测到序列’101 010 101 010’时产生地址信号AD9而在检测到12-比特序列’001 010 101 010’时产生地址信号AD10。ROM77具有所存储的表IV右侧栏所示的12-比特序列。当接收到地址信号AD9时，ROM在其输出o1到o12提供12-比特序列’100 010 010 010’，以及当接收到地址信号AD10时，ROM在这些输出提供12-比特序列’000 010 010 010’。
响应提供给输入75的切换信号，移位寄存器接受提供给其低端输入的信息并将其内容向左移位十二个位置，结果是，移位寄存器64’在输出68提供一个修改的12-比特序列。
在正常情况下，当满足约束条件时，根据表I进行未修改变换，以及不出现切换信号，因此移位寄存器接受逻辑道路LC’经移位寄存器64’的高端输入提供的比特。
前面已经谈到将单独的2-比特字转换为单独的3-比特信道字的其他转换规则是可能的。这些转换规则在下面的三个表中给出。
表IV
表V
表VI
显然可以使用上面给出技术分别获得将两个，三个或四个2-比特字块编码为两个，三个或四个2-比特信道字块的扩展转换规则。
图10表示将图1或2的编码设备产生的信道信号解码为二进制源信号复制品的解码设备的实施例。解码设备具有接收包括一个m-比特信道字序列的信道信号的输入端80。输入端80连接到转换装置84的输入82，转换装置84具有连接到再重列单元90的输入88的输出86。再重列单元90的输出92连接到删除单元96的输入94，删除单元96具有连接到解码设备的输出端100的输出98。
再变换器单元84适合于将所述信道信号内的p个连续m-比特信道字的后续块转换为p个连续n-比特字的相应后续块。输出86的n-比特字数据流是重列合成二进制源信号的复制品，其中q-比特合并字出现在重列合成二进制源信号的等距离位置，以及所述重列信号中的后续q-比特合并字由所述重列合成二进制源信号的x.n比特组分开。再重列单元90适合于对重列合成二进制源信号的所述复制品中的所述x.n比特组的每个第二组进行再重列操作，具体地说，通过将x.n比特的第二组的q比特重新定位为所述x.n比特组的另一位置进行再重列操作。这导致了出现在输出92的合成二进制源信号的复制品。删除单元96删除在所述合成二进制源信号复制品出现的q-比特合并字，这导致出现在输出98的二进制源信号的复制品，将该复制品提供给输出端100。
应该注意到x是一个大于1的正整数，n和q是满足n＝2q和q≥1的正整数，m和p是满足m＞n＞1，p≥1的正整数，p可以变化。
另外，再重列操作包括重新定位所述p比特的步骤，以便合成二进制源信号的复制品中的n-比特字与二进制源信号的复制品中的n-比特字排列在一起。
图11表示图10的解码设备的略修改方案。图11的解码设备用于将3-比特信道字转换为包括2-比特源字的二进制源信号的复制品。通过读取来自纵向或者盘形的磁记录载体记录载体36，或者来自诸如光盘36’之类的光记录载体的轨道上的信道信号得到信道信号。因此，提供一个读取单元，该单元包括一个读取头104，当在磁记录载体上记录信号时，为磁读取头，当在光记录载体上记录信号时，为光写入头。
在再变换器单元84’转换所得到的信道信号，该再变换器单元84’适合于将所述信道信号中的p个连续m-比特信道字的后续块转换为所述重列合成二进制源信号中的p个连续n-比特字的相应后续块。再重列单元90’适合于将x.n比特的每个第二组重列1-比特到达另一个位置，每个重列由图4d和4e或者图5d和图5e表示，以便获得合成二进制源信号的复制品。删除单元96’从合成二进制源信号复制品中删除1-比特合并字以便获得二进制源信号复制品。
如图4d和4e所示，用于将1-比特b7再重列到初始位置的再重列单元90’可以为图7所示的重列单元的形式。
在线路46上的控制信号的影响下，开关42和44都处于其位置a-c，因此将提供给输入7的重列合成源信号复制品中的串行数据流直接反馈给输出9。以这种方式，将字rw1和rw2和合并字mw0提供给输出9。在线路46上的控制信号的影响下，在字rw3中的比特b7出现在输入7的瞬时，开关42切换到其位置a-b。另外，在线路48上的控制信号的影响下，将该比特b7存储在存储器M。下面，当出现字rw3时，开关42再次切换到其位置a-c，以便可以将rsw3，rsw4，...等提供给输出9。继续进行直到字rwi+4出现在输入7并且将所述字中的比特b6提供给输出9为止。下面，在线路46上的控制信号的影响下，将开关44切换到其位置a-b，以便将存储在存储器M的比特b7提供给输出。下面，在线路46上的控制信号的影响下，开关42现在切换到其位置a-c，以便可以将出现在输入7的rwi+5，rwi+6，...等提供给输出9。以这种方式，将字rw3中的比特b7实际插入到合成二进制源信号复制品的串行数据流的初始位置。对重列合成二进制源信号复制品的48个后续源比特的每个第二组都进行这一过程。
如图5d和5e所示，用于将1-比特b0再重列到初始位置的再重列单元90’可以为图6所示的重列单元的形式。
在线路46上的控制信号的影响下，开关42和44都处于其位置a-b并且在线路48上的控制信号的影响下，将字rwi存储在移位寄存器40并进一步移位到移位寄存器40的图6右侧。其后通过存储字rw1和后续字完成字存储。继续存储信息直到将字rw1存储到存储器位置M47和M46字rw2存储到M45和M44，以及合并字mw0存储到存储器位置M43为止。线路48上的五个后续块信号导致将字rw1和rw2以及合并字mw0移出移位寄存器40，因此将它们提供给输出9。移位寄存器现在具有存储在存储器位置M47的比特b7。另外，字rwi+4的比特b0出现在输入7。
在线路46上的控制信号的影响下，开关42和44现在都处于其位置a-c，因此将比特b0提供给输出9。下面，开关42和44再次定位到其位置a-b，因此将存储在存储器位置M47的比特b1，以及存储在移位寄存器40的后续字rw4，rw5提供给输出9。以这种方式，将比特rw3实际插入到合成信号复制品的串行数据流的初始位置。对重列合成二进制源信号复制品的48个后续源比特的每个第二组都进行这一过程。
可以清楚看出，在图4的实例中，在重列步骤重新定位源字sw3中的比特b6，完成一个相应的再重列步骤以便将比特b6重新定位到其初始位置。另外，在图5的实例中，在重列步骤重新定位比特b1，完成一个相应的再重列步骤以便将比特b1量新定位到其初始位置。
另外，应该注意到将再重列步骤描述为先于删除步骤的一个步骤。然而，应该注意到再重列步骤可以后于删除步骤，或者与删除步骤同步。
图12表示用于解码信道信号以便得到重列合成二进制源信号复制品的图11的再变换器单元84’的一个实施例。该再变换器单元84’具有用于接收信道信号的输入150，该输入端150连接到移位寄存器151的输入156，移位寄存器151包括12个单元Y1到Y12移位寄存器151用作一个串-并变换器，以便将四个3-比特信道字块提供给逻辑电路152的输入i1到i12。该逻辑电路152包括四个表I，II，III和IV。逻辑电路152的输出o1到o8连接到移位寄存器154的单元x1到x8的输入，移位寄存器154具有连接到输出端155的输出157。使用具有输入i1到i9的检测器电路153，该检测器电路153示意性地由标记数字160表示，并分别连接到移位寄存器151的单元Y4到Y12的输出，以及分别连接到移位寄存器152的连接到控制输入c1，c2和c3的输出o1，o2到o3。检测器单元153能够检测(a)检测移位寄存器151的单元Y4到Y9的’010 010 010’比特码型，(b)检测移位寄存器151的单元Y4到Y12的比特码型’010 010’，同时检测单元Y10，Y11和Y12的比特是否等于‘010’，以及(c)检测单元Y4，Y5和Y6的’010’比特码型，同时检测比特单元Y7，Y8和Y9的比特是否等于‘010’。
当接收到’010 010 010’比特码型的检测时，检测器电路153在其输出o1产生控制信号，当接收到单元Y4到Y9的‘010 010’比特码型的检测时，检测器电路153在其输出o2产生控制信号，当接收到单元x4到Y6的‘010’码型的检测时，检测器电路153在其输出o3产生控制信号，同时当单元Y4到Y12不存在‘010’比特码型时，在其输出不产生控制信号。
在没有控制信号的情况下，根据表I，逻辑电路152将存储在单元x8，Y2和Y3的3-比特信道字转换为其相应的2-比特字，并将2-比特字提供给单元x1和x2。在输入c3上出现控制信号的情况下，根据表II，逻辑电路152将存储在单元Y1到Y6的3-比特信道字块转换为2-比特字块，并将2-比特字提供给单元x1和x4。在输入c2上出现控制信号的情况下，根据表III，逻辑电路152将存储在单元Y1到Y9的3-比特信道字块转换为2-比特字块，并将三个2-比特字提供给单元x1和x6。在输入c1上出现控制信号的情况下，根据表IV，逻辑电路152将存储在单元Y1到Y12的四个3-比特信道字块转换为四个2-比特字块，并将四个2-比特字提供给单元x1和x8。
以这种方式，将信道信号的串行数据流转换为重列合成二进制源信号的复制品。
图13再次表示用于源信号的另一种重列方案。在该实施例，根据源字正整数组不进行重列。在该实例，对于y比特源信号的每个第二组进行重列。在该实例，y＝45，如图13所示。
图13a再次表示二进制源信号的串行数据流。图13b表示一个合并字mw0如何插入到源字sw1前面以及一个合并字mw1如何插入到源字swi前面。重列步骤现在包括重新定位字节B5的比特b4，即字sw23的第一比特。合并和重列步骤的结果现在由图13b的信号表示，该图表示2-比特字w1，w2，...，wi，wi+1，...形式的重列合成信号。插入合并字mw0事实上意味着将源信号的源字移位两比特两次。同时将字节B5的比特b4存储在字w1的第二比特位置。这由图13b的箭头154示意性地表示。将下面的源字sw1，sw2，...移位两个位置。在图13a所示的第三比特组，将该组的最后比特再次移位到该组的第一比特前面的位置。这由图13a和13b的箭头154’示意性地表示。
在全部情况下，排列图13b的重列合成信号内的2-比特字w和图13a的源信号中的源字。
将重列合成信号的2-比特字转换为3-比特信道字只导致由图13c示意性表示的信道信号。后续再转换导致由图13d表示的重列合成信号复制品。接着，从重列合成信号复制品删除合并字。这意味着删除字rw1的第一比特，删除字rw24的第一比特和字rwi+1的第一比特。
另外，将字rw1的第二比特位置的比特b4重新定位到字rsw23的第一比特位置，以及箭头156’表示将45比特的第三组的比特rswi重新定位到其初始位置。
在转换/再转换步骤期间出现的错误导致图13d中的重列合成信号复制品的错误字rwi。因为排列图13d的信号中的字rwi和图13e的信号中的字rswi之间的边界，这样的错误仅导致一个2-比特字，以及只有一个字节是错误的，因此未发生错误传播。
应该注意到将重列步骤描述为跟在合并步骤后面的一个步骤。然而，应该注意到重列步骤也可以处于合并步骤前面，或与合并步骤同步。
尽管参照其优选实施例已描述了本发明，应该明白这些实施例不是被用作限定用的实例。这样，对本领域的技术人员来说，在不脱离如权利要求书定义的本发明的范围的情况下，可以进行各种修改。作为一个实例，图12的变换器单元可以修改为这样的一个变换器单元，其中检测器153检测解码信息中的各种解码情况，而不是如图12所示的编码信息中的各种解码情况。
另外，本发明特征在于每个和各个新颖特征或这些特征的组合。
权利要求
1.包含二进制源信号的数据比特流的记录载体，所述二进制源信号的数据比特流被编码为二进制信道信号的数据比特流，二进制源信号包括一个连续的n-比特源字序列，二进制信道信号包括一个连续m-比特信道字的序列，其中响应于控制信号，每次在第一输入信号的y个连续比特的后续组之间合并q-比特合并字，所述第一输入信号等于二进制源信号或其重列方案，重列的合成二进制源信号包括n-比特字序列，y，n和q为整数，y＞1，n＞1，q≥1，重列的合成二进制源信号包含第二信号，该第二信号等于所述二进制源信号或与所述q-比特合并字合并的所述二进制源信号，利用T编码将重列的合成二进制源信号转换为二进制信道信号，其中重列的合成二进制源信号包含p个连续m-比特信道字的相应后续块，所述p个连续m-比特信道字的相应后续块在重列的合成二进制源信号中被转换为p个连续n-比特字的后续块，m和p为整数，m＞n，p≥1，其中p可以变化，重列的合成二进制源信号包含在y个连续比特的每个所述第二组中将q比特重新定位到所述组中的另一个位置，从而除了包括合并字的n-比特字之外，将被要求转换为m-比特信道字的所述重列合成二进制源信号中的n-比特字与所述重列的合成二进制源信号中的n-比特源字对准，其中n＝2q。
2.如权利要求1所述的记录载体，使每组y比特包括x个连续n-比特源字，其中x是大于1的整数。
3.如权利要求1所述的记录载体，其中重列的合成二进制源信号包括y连续比特的第二组，将y连续比特组中的最后q个比特重新定位到所述y连续比特组的第一比特前面的位置.
4.如权利要求2所述的记录载体，其中重列的合成二进制源信号包括x连续n-比特源字的第二组，将x个连续源字组中的最后源字的q个比特重新定位到所述x个连续源字组中的第一n-比特源字前面的位置。
5.如权利要求4所述的记录载体，其中重列的合成二进制源信号包括x连续n-比特源字的第二组，将x个连续源字组中的最后源字的最后q个比特重新定位到紧靠在所述x个连续源字组中的第一n-比特源字前面的位置。
6.如权利要求1所述的记录载体，其中重列的合成二进制源信号包括y连续比特的第二组，将该组中的前q个比特重新定位到所述y个连续比特组中的最后一个比特后面的位置。
7.如权利要求2所述的记录载体，其中重列的合成二进制源信号包括x连续n-比特源字的第二组，将x个连续源字组中的第一源字的q个比特重新定位到所述x个连续源字组中的最后n-比特源字后面的位置。
8.如权利要求7所述的记录载体，其中重列的合成二进制源信号包括x连续n-比特源字的第二组，将x个连续源字组中的第一源字的前q个比特重新定位到紧接在所述x个连续源字组中的最后n-比特源字之后的位置。
9.如权利要求1、2、3、4、5、6、7或8所述的记录载体，其特征在于，信道字的比特数m等于n比特字的比特数的1.5倍。
10.如权利要求9所述的记录载体，其特征在于，n＝2。
11.如权利要求10所述的记录载体，其特征在于，根据下面的表
将重列合成二进制源信号中的单个字转换为相应的单个信道字。
12.如权利要求1、2、3或4所述的记录设备，其中使用1T预编码来预编码信道信号。
全文摘要
公开一种用于将二进制源信号数据比特流编码为二进制信道信号数据比特流的设备。该设备包括一个用于在二进制源信号串行数据流中的等距离位置合并一个1－比特字的合并单元(4’)，以便获得一个合成二进制源信号。在重列单元(8’)对合成二进制源信号进行重列。在转换器单元(10’)进行下一个变换，从而产生信道信号(图2)。另外，公开一种用于解码使用编码设备获得的信道信号的解码设备。
文档编号H03M7/46GK1595811SQ20041005769
公开日2005年3月16日 申请日期1999年1月8日 优先权日1998年1月9日
发明者J·A·H·M·卡赫曼 申请人:皇家菲利浦电子有限公司