专利名称：Ieee1394总线的链路层控制器的制作方法
技术领域：
本发明涉及计算机标准串行总线一IEEE1394总线协议控制器的设计，特别涉及 一种应用于空间电子技术领域的IEEE1394总线的链路层控制器。
背景技术：
在电子系统中，为了简化硬件电路设计、优化系统结构，常用一组线路，配置以适 当的接口电路，与各部件和外围设备连接，这组共用的连接线路称为总线。采用总线结构便 于部件和设备的扩充，尤其制定了统一的总线标准，更容易使不同设备间实现互连。先进的 总线技术对于提高电子系统的性能有着十分重要的影响。 在早期的航天器上，并没有使用总线结构，计算机与各个设备，以及各设备之间的 通信都由用户自己定义，没有统一的标准，各个电子设备单元之间的连接往往需要大量的 电缆，这样造成的直接后果是布线复杂、电缆的体积大、重量重、功耗高、且通信效率低。而 且，由于没有采用统一的接口标准，还会带来很多其它的困难和不便，如设备很难进行扩 展，每增加一个设备，所有与之相关设备的软硬件都要进行改动；再者，由于没有统一标准，
设备的测试变得很困难，无法采用统一的测试设备和测试方法，不便于进行设备的测试，测 试的软硬件成本也很高；另外也不便于系统的维护和升级。 随着电子技术的发展，航天器的性能越来越高，系统变得越来越复杂，对数据通信 的要求也越来越高，为了便于进行模块化、标准化的设计和管理，在卫星和飞船上使用标准 的总线结构来构建网络，成了星载电子系统的必然要求和发展趋势。 20世纪90年代以来，MIL-STD-1553B、 CAN总线技术逐步应用于航天器的电子系 统，但是这些总线的速度都比较低，例如1553B的最高速率为1Mbps。随着航天电子技术的 发展，目前使用的各种航天总线已不能满足航天器日益提高的要求，因此，开发高速的航天 数据总线迫在眉捷。 IEEE1394总线是一种商用总线，最初由A卯le公司提出，目的是为实时数字数据 传输提供一个高速接口，主要应用于各种数字多媒体设备。IEEE1394总线作为一种成熟的 商业总线，由于其自身的多种优点，世界上很多国家都对IEEE1394总线的空间应用给予了 高度关注，很多空间组织都选择了 IEEE1394总线作为其未来卫星平台的高速数据总线。
IEEE1394总线协议可分为三层物理层、链路层以及事务层。通常情况下，物理层 和链路层由硬件完成，而事务层主要由软件实现。因此，将IEEE1394总线应用于航天，就必 须选择高等级的IEEE1394总线协议控制芯片，以适应恶劣的空间环境，但是由于受到西方 在航天高科技领域对我国的技术和产品封锁，满足航天要求的IEEE1394总线器件很难获 得。
发明内容
本发明的目的在于提供一种具有较好可移植性的IEEE1394总线链路层控制器， 可以通过FPGA实现或用于ASIC流片。使用高等级FPGA器件实现，或进行具有抗辐照工艺的ASIC流片后，该控制器可用于航天电子设备，解决IEEE1394总线的宇航级器件不易获取 问题。 为实现上述发明目的，本发明所提供的一种IEEE1394总线链路层控制器，其特征 在于，所述的链路层控制器包括主机接口、链路层核心模块、数据缓冲与路由控制模块、高 速数据接口和配置寄存器；外部的CPU通过所述的主机接口可以读写配置寄存器、对数据 缓冲区进行存取操作；所述的数据缓冲与路由控制模块处于主机接口、高速数据接口和链 路层核心模块之间，提供不同收发数据通道间的切换控制，所述数据缓冲与路由控制模块 中使用了两个异步先入先出存储器FIFO (First InFirst Out)，分别用于收发数据的缓冲 和跨时钟域数据的同步；所述的配置寄存器通过控制线和状态线分别与链路层核心模块、 数据缓冲与路由控制模块、高速数据接口相连，用于提供对链路层控制器的初始配置和控 制，和对链路层控制器各模块工作状态的获取； 所述的链路层核心模块，用于实现IEEE1394总线协议中链路层的所有功能，包 括物理层链路层接口、数据缓冲处理单元、数据包收发单元、循环冗余CRC校验单元以及 循环控制器； 所述的物理层链路层接口 ，用于提供链路层与物理层芯片间的标准接口 ； 所述的数据缓冲处理单元，用于为数据包收发模块和物理层链路层接口之间的数
据传输提供数据缓冲功能； 所述的数据包收发单元是链路层核心模块的核心，通过双向数据线与数据缓冲处
理单元、循环冗余校验单元、循环控制器以及数据缓冲与路由控制模块相连； 所述循环冗余(CRC)校验单元，用于提供收发数据时的CRC校验功能； 所述循环控制器，包括循环定时器和循环监视器，用于等时服务，循环定时器是
一个32位的定时器，用于产生125us的定时信号以及同步各节点的时间，循环监视器用来
监视循环定时器，并可以产生循环开始包和相应的总线申请； 发送数据时，所述数据包收发单元按照IEEE1394的协议要求对待发送的数据包 进行组帧、CRC校验、根据不同的数据包类型通过物理层向总线发出总线申请信号、获取总 线后，通过物理层链路层接口向串行总线转发数据包；接收到非广播异步包后发送确认包， 如果该节点是循环控制器还会产生并发送循环开始包到总线； 接收数据时，所述数据包收发单元会接收物理层转发的，来自串行总线的数据包， 并进行数据包的分析、地址译码以及CRC校验，经译码后如果串行总线上传输的数据包目 的节点是本节点且CRC校验正确，则接收该数据包，并对数据按照要求重组后发送到数据 缓冲与路由控制模块。 所述的主机接口提供了一种通用的16位CPU接口，通过16位双向数据总线和一 些控制线与配置寄存器、数据缓冲和路由控制模块相连；所述主机接口的时序由外部CPU 在其提供的时钟信号控制下完成，主机接口对配置寄存器的读写，以及对数据缓冲与路由 控制模块的读写都与CPU提供的时钟同步，该时钟信号的频率最大可达50Mhz。
另外，为了满足大量高速数据传输的需要，所述IEEE1394总线的链路层控制器还 包括一个专门的高速数据接口 ，该高速数据接口与数据缓冲与路由控制模块和配置寄存器 相连，用于提供链路层控制器直接对外部高速存储器直接进行存取的接口 ；所述高速数据 接口对外部存储器的数据宽度是16位，对内部的数据宽度是32位，工作时钟由链路层核心
6模块内部的时钟控制电路根据物理层输入的时钟分频产生。 所述的高速存储器，包括高速FIFO和双口 RAM，解决了等时传输时，大量高速数 据传输的瓶颈问题。 所述的数据缓冲与路由控制模块包括异步发送FIFO,通用接收FIFO以及数据路 由单元； 所述的异步发送FIFO处于主机接口和数据路由控制模块之间，是一个发送异步 数据包的异步FIFO，用于发送异步数据包的数据缓冲和不同时钟域数据的同步；主机接口 在主机时钟控制下写入待发送数据包到异步发送FIFO，数据缓冲与路由控制模块在内部时 钟控制下读出数据，异步发送FIFO的深度为512，数据宽度为32位； 所述的通用接收FIFO位于主机接口和数据路由单元之间，是一个可以接收所有 类型数据包的，深度512，宽度32位的异步FIFO,其功能与异步发送FIFO相似，但数据方向 相反； 所述数据路由单元用于路由控制，输入输出的数据总线宽度皆为32位，其一端与 链路层核心模块相连，另一端与发送接收FIFO以及高速数据接口相连；接收数据时，数据 路由单元根据配置寄存器的控制位，控制数据输出到通用接收FIFO或高速数据接口 ；发送 数据时，根据相应的控制位从发送FIFO或高速数据接口中读取数据输出到链路层核心模 块。 所述的配置寄存器，包括若干32位的寄存器组，该寄存器组用于提供对链路层控 制器的控制，以及提供链路层控制器的工作状态。 所述的循环定时器是一个32位的定时器，其功能和格式都兼容IEEE1394总线协 议。 所述的物理层链路层接口的信号的定义与时序关系符合IEEE1394总线协议，使 用的信号包括7位双向数据线D，两位双向控制线Ctl，链路层请求信号Lreq，链路层电源 状态信号LPS，链路层开启信号Link0n，50Mhz的时钟信号Sclk ;其中，50Mhz的时钟Sclk是 链路层控制器的基础工作时钟，除主机接口和配置寄存器的读写外，其它所有模块都工作 在该时钟或以该时钟为基础衍生出的时钟控制下。 所述的物理层链路层接口采用了容错设计，用于针对控制信号Ctl可能出现的各 种错误进行分析和处理。这样避免了物理层到链路层传输的控制信号中出现一位误码可能 造成的严重错误。 所述的链路层控制器使用VerilogHDL语言描述实现，采用时序逻辑设计，各个模 块都同步到相应的工作时钟。 在发送数据包时，通过主机接口或高速数据接口写入指定格式的数据包到数据缓
冲与路由控制模块；通过数据缓冲与路由控制模块的异步FIFO实现数据的缓冲、多时钟
域数据的同步以及数据路由的控制，然后进入链路层核心部分；在链路层核心部分，按照
IEEE1394协议中不同类型数据包的格式进行数据的组帧，以及CRC校验，通过物理层链路
层接口向串行总线发出相应类型的总线仲裁申请，获取总线的控制权后，开始通过与物理
层的接口按照指定的速度(100Mpbs、200Mpbs或400Mpbs)转发数据包到串行总线；发送数
据结束后，如果发送的是非广播异步包，则等待目的节点返回的确认包。 在接收数据包时，通过物理层链路层接口接收在串行总线上传输的数据包，在链路层核心模块对接收的数据包进行地址和数据包类型的译码，如果该数据包的目的节点不
是本节点，则放弃数据包的接收；否则开始接收数据包并进行CRC校验(如校验错误则放弃
数据包的接收)，把接收的数据按照指定的格式输出到数据缓冲与路由控制模块，在该模块
中完成多时钟域数据的同步和缓冲，并根据路由控制，通过主机接口或高速数据接口输出
数据到事务层或应用程序；如果接收到的是非广播异步包，在接收完数据包后，链路层核心
模块会返回一个确认包到串行总线。 本发明具有下列优点 该链路层控制器设计中引入了容错设计，保证了该链路层控制器具有较高的可靠 性。 本发明的IEEE1394总线的链路层控制器与IEEE1394总线协议规范完全兼容，支 持100Mbps、200Mbps和400Mbps的数据传输率，整个设计使用VerilogHDL语言描述实现， 采用时序逻辑设计的思想，所有模块的设计都同步到相应的工作时钟，保证了设计的高性 能。在设计中没有使用针对某种FPGA的特殊资源，因此，该链路层控制器具有很好的通用 性，不依赖于某种具体型号的FPGA，也可以用于ASIC流片生产。 利用本发明的链路层控制器在宇航级的FPGA中实现，或者利用抗辐照和高可靠 工艺的ASIC流片，可以解决IEEE1394总线应用于我国航天任务时高等级器件不易获取问 题。
图1为本发明的IEEE1394链路层控制器的系统组成示意图；
图2为本发明的数据缓冲与路由控制模块的组成结构图；
图3为本发明的链路层核心模块的组成结构图；
图4链路层物理层接口中容错设计的流程图。
具体实施例方式
下面参照附图对本发明进行详细说明。 如图1所示，本发明共由5个基本模块组成主机接口 、高速数据接口 、数据缓冲与 路由、链路层核心模块以及配置寄存器。 主机接口部分提供了一种通用的16位CPU接口，通过该接口可以实现与不同CPU 的时序配合。主机接口模块在内部通过16位双向数据总线以及一些控制线与配置寄存器、 数据缓冲和路由控制模块相连。外部的CPU使用该接口可以读写链路层控制器内部的配置 寄存器、对数据缓冲区进行存取操作写入待发送的数据包或读取接收到的数据包。主机 接口的时序由外部CPU在其提供的时钟信号控制下完成，因此主机接口对配置寄存器的读 写，以及对数据缓冲与路由控制模块的读写都与外部CPU提供的时钟同步，该时钟信号的 频率最大可达50Mhz。 高速数据接口通过32位的双向数据总线与数据缓冲与路由控制模块相连，提供 了一个链路层控制器对外部高速存储器直接进行存取的接口，该接口可以直接存取外部的 高速存储器，包括高速FIFO，双口 RAM等，解决了等时传输时，大量高速数据的传输瓶颈问 题。高速数据接口对外(外部存储器)的数据宽度是16位，对内(数据缓冲与路由控制模
8块)的数据宽度是32位，工作时钟由链路层控制器内部的时钟控制电路根据物理层输入的 时钟产生。 如图2所示，数据缓冲与路由控制模块一端与主机接口和高速数据接口部分相 连，另一端与链路层核心部分相连，同时受到配置寄存器的控制。数据缓冲与路由控制模块 由3部分组成异步发送FIFO,通用接收FIFO以及数据路由模块。数据路由模块的功能是 路由控制，输入输出的数据总线宽度为32位，其一端与链路层核心部分相连，另一端与发 送接收FIF0以及高速数据接口相连。接收数据时数据路由模块根据配置寄存器的控制位， 控制数据输出到通用接收FIFO或高速数据接口 ；发送数据时，根据相应的控制位从发送 FIFO或高速数据接口中读取数据输出到链路层核心部分。异步发送FIFO处于主机接口和 路由控制之间，是一个异步FIFO，提供的功能是数据缓冲以及不同时钟域数据的同步。主机 接口在主机时钟控制下写入数据到FIFO，路由控制模块在内部时钟控制下读出数据，FIFO 的深度为512，数据宽度为32位。通用接收FIFO位于主机接口和数据路由模块之间，是一 个深度512，宽度32位的异步FIFO,提供的功能与异步发送FIFO相似，但数据方向相反。
如图3所示，链路层核心模块实现IEEE1394总线协议中链路层的所有功能，包括 物理层链路层接口、数据缓冲处理、数据包收发模块、CRC校验模块以及循环控制器等模块。
物理层链路层接口部分提供与物理层芯片的标准接口 ，该接口信号的定义与时序 关系符合IEEE1394总线协议，使用的信号有7位双向数据线D，两位双向控制线Ctl，链 路层请求信号Lreq，链路层电源状态信号LPS，链路层开启信号Link0n，50Mhz的时钟信号 Sclk等。其中，50Mhz的时钟Sclk是链路层控制器的基础工作时钟，除主机接口部分和配 置寄存器的读写外，其它所有模块都使用该时钟或以该时钟为基础衍生出的时钟。为了提 高该发明链路层控制器的可靠性，在物理层链路层接口设计中采用了容错设计，其主要功 能是避免物理层到链路层的传输过程中控制信号出现一位误码时，可能造成的错误，在设 计中针对控制信号Ctl可能出现的各种错误进行了分析和处理。
如图4所示，处理流程如下
St印l :接收Ctl信号，并判断其值；
St印2 :若Ctl = OOB，则转到St印l，否则继续； St印3 :若Ctl = OIB，则连续接收数据线D上的数据，直至该状态(Ctl = 01B)结 束，然后转到St印l，否则继续； St印4 :判断Ctl是否IOB，是则转到St印7，否则继续; St印5 :判断链路层控制器是否发出了总线申请？否转到St印l，是则继续；
St印6 :接管总线，发送数据包，发送结束后，返回到St印l ;
St印7 :判断数据线的值是否为FFH 否转到St印l，是则继续；
St印8 :接收当前的数据，进入下一个时钟周期，继续；
St印9 :Ctl的值是否OOB，否转到St印8，是继续; St印lO :判断是否接收到完整的4字节数据，否转到St印8，是则返回St印l。
其中，数据缓冲处理模块是一个异步FIFO提供数据缓冲功能。
数据包的收发模块是链路层核心部分的核心，通过双向数据线与数据缓冲处理模 块、CRC模块、循环控制器模块以及数据缓冲与路由控制模块相连。发送数据时该模块主要 提供功能是按照IEEE1394的协议要求对待发送的数据包进行组帧、CRC校验、根据不同的数据包类型通过物理层向总线发出总线仲裁信号、接收到非广播异步包后发送确认包，如 果该节点是循环控制器还会产生并发送循环开始包到总线。接收数据时，数据包收发模块 会接收物理层转发的来自串行总线的数据包，并进行数据包的分析、地址译码以及CRC校 验。经译码后如果串行总线上传输的数据包目的节点是本节点且CRC校验正确，则接收该 数据包，并对数据按照要求重组后发送到数据缓冲与路由控制模块。 CRC模块提供收发数据时的循环冗余校验功能，发送数据包时，根据需要分别对 数据包头和数据负载部分进行CRC校验，产生校验码；接收数据包时，对接收的数据进行校 验，并判断校验结果是否正确。 循环控制器由循环定时器和循环监视器组成，循环定时器是一个32位的定时器， 其功能和格式都兼容IEEE1394总线协议。如果链路层控制器所处的节点是根节点，循环监 视器会每125us发出一个发送循环开始包的申请，并向数据收发模块提供循环开始包所需 的数据。 配置寄存器部分提供了若干个32位的寄存器组，该寄存器组的作用是提供对链 路层控制器的控制，同时提供链路层控制器的一些工作状态。配置寄存器一端与主机接口 相连，通过主机接口可以读写的配置寄存器的控制位和状态位。另外配置寄存器还和链路 层控制器中的其它部分相连，用来实施控制和获取状态。例如可以通过配置寄存器来选择 发送的数据来自主机接口还是高速数据接口 ，返回确认包的类型等；也可以通过配置寄存 器来获取数据包发送的状态，FIFO中的数据量等。
权利要求
一种IEEE1394总线的链路层控制器，其特征在于，所述的链路层控制器包括主机接口、链路层核心模块、数据缓冲与路由控制模块、高速数据接口模块和配置寄存器；外部CPU通过所述的主机接口可以读写配置寄存器、存取数据缓冲与路由控制模块中的数据缓冲区；所述的数据缓冲与路由控制模块处于链路层核心模块和主机接口及高速数据接口之间，用于提供不同收发数据通道间的切换控制，其中，所述的数据缓冲与路由控制模块还使用了两个异步先入先出存储器，分别用于收发数据的缓冲和跨时钟域数据的同步；所述的配置寄存器用于提供对链路层核心模块、数据缓冲与路由控制模块的初始配置和控制，通过所述的主机接口读写配置寄存器来实施控制和获取链路层控制器各模块的工作状态；所述的链路层核心模块，用于实现IEEE1394总线协议中链路层的所有功能，包括物理层链路层接口、数据缓冲处理单元、数据包收发单元、循环冗余校验单元以及循环控制器；所述的物理层链路层接口，用于提供IEEE1394总线协议规定的链路层与物理层间的标准接口；所述的数据缓冲处理单元，使用一个异步先入先出存储器为收发数据包提供数据缓冲功能；所述的数据包收发单元是链路层核心模块的核心，通过双向数据线与数据缓冲处理单元、循环冗余校验单元、循环控制器以及数据缓冲与路由控制模块相连；所述循环冗余校验单元，用于提供收发数据时的循环冗余校验功能；所述循环控制器，包括循环定时器和循环监视器，用于等时服务；在发送数据包时，通过主机接口写入指定格式的数据包到数据缓冲与路由控制模块；再通过数据缓冲与路由控制模块的异步先入先出存储器实现数据的缓冲、多时钟域数据的同步以及数据路由的控制；然后，进入链路层核心模块，按照IEEE1394总线协议中不同类型数据包的格式进行数据的组帧和循环冗余校验；最后通过物理层链路层接口向物理层发出相应类型的总线申请；该链路层芯片所在节点获取总线控制权后，开始通过物理层链路层接口按照指定的速度转发数据包到串行总线；数据包发送完成后，如果发送的是非广播异步包，则等待目的节点返回确认包，如果该链路层控制芯片所在节点是循环控制器，还会产生并发送循环开始包到总线；在接收数据包时，通过物理层链路层接口接收物理层转发的，在串行总线上传输的数据包，在链路层核心模块，所述数据包收发单元对接收的数据包进行地址和数据包类型的译码，如果该数据包的目的节点不是本节点，则放弃数据包的接收；否则，开始接收数据包并进行CRC校验，如校验错误则放弃数据包的接收，如正确则把接收的数据按照指定的格式输出到数据缓冲与路由控制模块，在该模块中完成多时钟域数据的同步和缓冲，并根据路由控制，通过主机接口输出数据到事务层或应用程序；如果接收到的是非广播异步包，完成数据包接收后，链路层核心模块返回一个确认包到串行总线。
2. 根据权利要求1所述的IEEE1394总线的链路层控制器，其特征在于，所述的主机接 口提供了一种通用的16位CPU接口，通过16位双向数据总线和若干地址线和控制线与配 置寄存器、数据缓冲和路由控制模块相连，实现与事务层的接口 ，完成数据收发处理；所述的主机接口的时序由外部的CPU在其提供的时钟信号控制下完成，主机接口对配 置寄存器的读写，以及对数据缓冲与路由控制模块的读写都与CPU提供的时钟同步，该时钟信号的频率最大可达50Mhz。
3. 根据权利要求1所述的IEEE1394总线的链路层控制器，其特征在于，所述的高速数 据接口和主机接口并列，用于提供链路层控制器直接对外部高速存储器直接进行存取的接 口 ，该高速数据接口与数据缓冲与路由控制模块和配置寄存器相连；所述高速数据接口对外部存储器的数据宽度是16位，对内部的数据缓冲与路由控制 模块的数据宽度是32位，工作时钟由物理层输入的时钟分频产生。
4. 根据权利要求3所述的IEEE1394总线的链路层控制器，其特征在于，所述的高速存 储器包括高速先入先出存储器和双口随机存储器。
5. 根据权利要求1所述的IEEE1394总线的链路层控制器，其特征在于，所述的数据缓 冲与路由控制模块包括异步发送先入先出存储器，通用接收先入先出存储器以及数据路 由单元；所述的异步发送先入先出存储器处于主机接口和数据路由单元之间，是一个发送异步 数据包的异步先入先出存储器，用于发送异步数据包的数据缓冲以及不同时钟域数据的同 步；主机接口在主机时钟控制下写入待发送数据包到异步发送先入先出存储器，数据缓冲 与路由控制模块在内部时钟控制下读出数据，异步发送先入先出存储器的深度为512，数据 宽度为32 ;所述的通用接收先入先出存储器位于主机接口和数据路由单元之间，是一个可以接收 所有类型数据包的，深度512，宽度32位的异步先入先出存储器，其功能与异步发送先入先 出存储器相似，但数据方向相反；所述数据路由单元用于路由控制，输入输出的数据总线宽度皆为32位，其一端与链路 层核心模块相连，另一端与发送接收先入先出存储器以及高速数据接口相连；接收数据时， 数据路由单元根据配置寄存器的控制位，控制数据输出到通用接收先入先出存储器或高速 数据接口 ；发送数据时，根据相应的控制位从发送先入先出存储器或高速数据接口中读取 数据输出到链路层核心模块。
6. 根据权利要求1所述的IEEE1394总线的链路层控制器，其特征在于，所述的配置 寄存器，包括若干32位的寄存器组，该寄存器组用于提供对链路层控制器中各个模块的控 制，以及提供链路层控制器的工作状态。
7. 根据权利要求1所述的IEEE1394总线的链路层控制器，其特征在于，所述的循环定 时器是一个32位的定时器，用于产生125us的定时信号以及同步各节点的时间；所述的循环监视器用来监视循环定时器，并可以产生循环开始包和相应的总线申请。
8. 根据权利要求1所述的IEEE1394总线的链路层控制器，其特征在于，所述的物理层 链路层接口的信号定义与时序关系符合IEEE1394总线协议，使用的信号包括7位双向数 据线D，两位双向控制线Ctl，链路层请求信号Lreq，链路层电源状态信号LPS，链路层开启 信号Link0n，50Mhz的时钟信号Sclk ;其中，50Mhz时钟Sclk是链路层控制器的基础工作时钟，除主机接口和配置寄存器的 读写外，其它所有模块都工作在该时钟或以该时钟为基础衍生出的时钟控制下。
9. 根据权利要求1所述的IEEE1394总线的链路层控制器，其特征在于，所述的物理 层链路层接口采用了容错设计，用于针对控制信号Ctl可能出现的各种错误进行分析和处 理。
10.根据权利要求1所述的IEEE1394总线的链路层控制器，其特征在于，所述的链路层 控制器使用VerilogHDL语言描述实现，采用时序逻辑设计，各个模块都同步到相应的工作 时钟。
全文摘要
本发明涉及一种IEEE1394总线的链路层控制器，包括主机接口、链路层核心模块、数据缓冲与路由控制模块、高速数据接口模块和配置寄存器；外部CPU通过所述的主机接口可以读写配置寄存器、存取数据缓冲与路由控制模块中的数据缓冲区；所述的数据缓冲与路由控制模块处于链路层核心模块和主机接口及高速数据接口之间，用于提供不同收发数据通道间的切换控制；所述的数据缓冲与路由控制模块还使用了两个异步先入先出存储器，分别用于收发数据的缓冲和跨时钟域数据的同步；所述的配置寄存器用于提供对链路层核心模块、数据缓冲与路由控制模块的初始配置和控制，通过所述的主机接口读写配置寄存器来实施控制和获取链路层控制器各模块的工作状态，有很好的可移植性。
文档编号H04L12/40GK101764795SQ20081024081
公开日2010年6月30日 申请日期2008年12月23日 优先权日2008年12月23日
发明者凡启飞, 周庆瑞, 孙辉先, 曹松, 陈晓敏 申请人:中国科学院空间科学与应用研究中心