专利名称：：嵌入式处理器与1394a总线的接口芯片的制作方法
技术领域：
：本发明属于芯片设计
技术领域：
，具体地说，本发明涉及一种嵌入式处理器与1394a总线的接口芯片。
背景技术：
：IEEE1394是1986年由苹果电脑公司针对高速数据传输开发的一种总线接口，并于1995年由美国电气和电子工程师协会(IEEE)制定成标准。目前为止，它主要发展为IEEE1394,1394a，1394b等系列标准。本发明主要涉及的是1394a标准。1394协议包括物理层，链路层，传输层，串行总线管理器四个部分。目前用来实现1394总线功能的芯片包括链路层芯片和物理层芯片(或者是两者的集成)。1394a总线最初主要应用于笔记本电脑中，但由于1394a总线在数据的快速和实时性方面具有其他总线无法比拟的优势，其应用领域也不断扩展，其中也包括嵌入式领域。比如实时视频传输方面，很多视频设备都使用了1394a总线。但是，由于嵌入式处理器与1394a总线的时序不一致，二者无法直接互联。现有技术中，使用组合逻辑电路(即"与"、"或"、"异或"等元件构成的组合电路)的方式来解决时序不一致的问题，实现嵌入式处理器与1394a链路层芯片的互联。但这种组合逻辑电路精度较低，仅仅是让嵌入式处理器和链路层芯片的读写操作的时间"凑"到一起，不能实现时序完全配合。特别地，当嵌入式处理器为单片机时，如果在FPGA中使用组合逻辑将单片机输出的控制信号直接送到链路层芯片，则稳定性很差，在实验中正确率仅为30%(即每100次读写操作仅有30次正确)。另外，由于现有的组合逻辑电路是对个别嵌入式处理器与1394a链路层芯片进行时序转换，不同的嵌入式处理器和不同的1394a链路层芯片需要不同的组合逻辑，因此通用性不强，使用极为不便。再者，使用组合逻辑在读写过程中会产生"毛剌"、"竞争"和"冒险"，不适合应用在性能要求高的场合。
发明内容因此，本发明的任务是提供一种能够将嵌入式处理器与1394a链路层芯片的时序完全匹配的接口芯片，并且该接口芯片能够同时适用于多种类型的嵌入式处理器。为实现上述发明目的，本发明提供的嵌入式处理器与1394a总线的接口芯片包括状态机，所述状态机的工作频率与所述嵌入式处理器的工作频率一致；所述状态机的状态包括，开始状态、开始读状态和开始写状态；在开始状态下，所述接口芯片将1394a总线的链路层控制器芯片的MCS端口置为有效；所述接口芯片检测所述嵌入式处理器的读/写使能信号，当读/写使能信号有效时，进入开始读/写状态；在开始读/写状态下，所述接口芯片向链路层控制器芯片传递读/写的目标地址；所述接口芯片检测所述链路层控制器芯片的MCA信号，当MCA有效时开始读/写数据。上述技术方案中，所述状态机还包括空闲状态，当接收到复位信号时，所述状态机进入空闲状态；在空闲状态下，检测所述嵌入式处理器的片选信号，当片选信号有效时进入4所述开始状态。上述技术方案中，当所述嵌入式处理器是单片机时，在开始读状态下，当检测到MCA有效时，所述接口芯片读有效数据，并将数据放在所述接口芯片与单片机连接的数据总线上，直到所述单片机从所述数据总线上读入数据。上述技术方案中，所述状态机还包括读状态和写状态，在开始读/写状态下，当检测到所述链路层控制器芯片的MCA信号有效时进入所述读/写状态并读/写数据。上述技术方案中，当所述嵌入式处理器具有RDY信号时，在所述读/写状态下，所述接口芯片向嵌入式处理器输出RDY信号，触发所述嵌入式处理器读/写数据。上述技术方案中，当所述嵌入式处理器具有等待状态配置寄存器时，根据所述接口芯片开始读/写状态所占周期个数，设置所述等待状态配置寄存器，使得所述接口芯片进入所述读/写状态时，所述嵌入式处理器的等待状态结束，并读/写数据。上述技术方案中，当所述嵌入式处理器是单片机时，当所述嵌入式处理器具有RDY信号时以及当所述嵌入式处理器具有等待状态配置寄存器时所对应的状态机的三种模式的全部或其中任意两种模式集成在一块芯片中，并共用与所述嵌入式处理器连接的输入输出管脚，同时共用与链路层控制器芯片连接的输入输出管脚。上述技术方案中，所述嵌入式处理器是TMS320V33、ERC32或AT89C51RC2芯片；所述链路层控制器芯片是TSB12LV32芯片。与现有技术相比，本发明具有如下技术效果1、本发明能够保证数据读写的同步，极大地减小了读写过程的出错概率。2、本发明的一些实施例通用性好，能够适用于多种不同类型的嵌入式芯片的1394a总线连接。3、本发明不会产生"毛剌"、"竞争"和"冒险"，适合应用在性能要求高的场合。以下，结合附图来详细说明本发明的实施例，其中图1是本发明一个实施例提供的整体结构框图；图2是1394a链路层芯片TSB12LV32的读时序图；图3是1394a链路层芯片TSB12LV32的写时序图；图4是AT89C51RC2单片机读时序图；图5是AT89C51RC2单片机写时序图；图6是TMS320C33数字信号处理器读写时序图；图7是航天专用处理器ERC32读时序图；图8是航天专用处理器ERC32写时序图；图9是本发明一个实施例提供的通用接口芯片状态转换图；图10是本发明一个实施例提供的芯片在AT89C51RC2单片机系统中的时序仿真图；图11是本发明一个实施例提供的芯片在TMS320C33数字信号处理器系统中的时序仿真图；图12是本发明一个实施例提供的芯片在航天专用处理器ERC32系统中的时序仿真图。具体实施例方式本发明中使用状态机实现嵌入式与链路层芯片的接口，保证在处理器的每次读写操作中数据都能正确有效地传送。同时，本发明的某些实施例还将三种嵌入式处理器的接口合并为通用接口芯片。下面结合具体实施例对本发明作进一步地描述。实施例1本实施例是一种实现TMS320V33与TSB12LV32互联的接口芯片。TSB12LV32是一款高性能1394a链路层控制器，它主要负责实现处理器与物理层之间数据的传输，如图l所示。图2和图3分别是1394a链路层芯片TSB12LV32的握手模式读写时序图。其中BCLK代表时钟信号输入，最大工作频率是60Mhz;丽R代表读写使能信号输入，高电平时读使能有效，低电平时写使能有效；MCS代表选通信号输入，低电平有效；MCA代表选通应答信号输出，低电平有效；MA代表地址信号输入；MD代表双向数据信号。TMS320V33是TI推出的TMS320系列的第三代处理器的升级版本的32位浮点运算数字信号处理器，也是目前国内外使用最为广泛的浮点DSP芯片之一。图6是TMS320V33读写外部数据时序图。它有24位地址总线和32位数据总线，本实施例中使用高17位地址信号作为选通信号，低7位地址信号作为输出给链路层芯片的有效地址信号。另外本实施例使用了RDY信号来改变TMS320V33的读写时序。TMS320V33的具体细节可参考德州仪器公司的"TMS320V33"芯片手册。可参见网址http:〃focus.ti.com,cn/cn/dsp/docs/ds。su。。orttechdocs.ts。？sectionld=3&tabld=409&techDoc=6&familyld=497&documentCategoryld=6中的TMS320C33User'sGuide(spru031f.pdf，2231KB)文档。本实施例的接口芯片是一种同步电路，需要将TMS320V33芯片与链路层芯片的工作频率调为一致，从而实现TMS320V33芯片与链路层芯片完全同步。TSB12LV32链路层控制器的工作频率可变，最高理论工作频率为60M，而TMS320V33处理器的工作频率有两种，75M和37.5M。本实施例中接口芯片、TSB12LV32和TMS320V33的工作频率均定为37.5M。另一方面，TSB12LV32和TMS320V33的读写操作的各个步骤以及各步骤的顺序也不一致。由于TSB12LV32链路层控制器完成一次读写所需环节较多，所占的时钟周期数目较多，因此，接口芯片还必须对二者时序进行匹配，使得TSB12LV32和TMS320V33的每次读写操作的时间长度也一致。本实施例中，通过增加TMS320V33自身每次读写操作(即每个读写循环)所占的时钟周期数目，使得TMS320V33与TSB12LV32的时序相匹配。TMS320V33既可以通过RDY信号来改变读写操作所占周期的个数，也可以通过增加可编程等待状态来增加读写操作所占周期的个数。本实施例中采用RDY信号的方式。本实施例的接口芯片包括状态机和连接管脚，在硬件上可由FPGA实现。所述状态机用于实现TMS320V33芯片与链路层芯片的时序匹配，保证在处理器的一次读写操作中数据能正确有效地传送。所述状态机的状态转换图如图9。该状态机具有6个状态，分别为空闲(IDLE)状态、开始(START)状态、开始读(RD0)状态、读(RDi)状态、开始写(WR0)状态、写(WRi)状态。本实施例的接口芯片中，所述状态机的工作原理如下。在TMS320V33芯片提供的RESET信号有效时，接口芯片进入复位阶段，复位后状态机进入IDLE状态；在IDLE状态中，如果TMS320V33芯片的片选信号有效，状态机进入START状态，同时输出给链路层控制器MCS端口低电平信号，选通链路层芯片寄存器(链路层控制器会在MCS置为有效的两个时钟周期后将MCA置为有效)；状态机进入START状态后，开始检测TMS320V33芯片的读写使能信号，如果读(写)使能信号有效，则进入RD0(WRO)状态，同时把读(写)的地址从TMS320V33芯片传递至链路层控制器芯片；在RDO(WRO)状态中，还需要检测链路层控制器芯片的MCA信号，当MCA有效时状态机进入RDi(WRi)状态，同时向TMS320V33芯片输出RDY有效信号。RDi状态中，TMS320V33芯片检测到RDY信号有效后，开始通过所述接口芯片读有效数据(当MCA置为有效时，链路层控制器芯片的读写数据开始有效)，经过一个时钟周期，本次读数据完毕，释放数据和地址总线，状态机返回IDLE状态。WRi状态中，TMS320V33芯片检测到RDY信号有效后，开始通过所述接口芯片写有效数据，经过一个时钟周期，本次写数据完毕，释放数据和地址总线，状态机返回IDLE状态。以上是状态机的状态转换过程。本实施例通过统一时钟周期，并对TMS320V33芯片施加RDY信号完成时序调整和匹配。使用RDY信号的匹配方式具有较大的灵活性。所述接口芯片的连接管脚包括RESET管脚、两个CLK管脚、IOSEL管脚、RD管脚、WE管脚、A管脚、READY管脚、INT管脚、D(32BIT)管脚；其中10SEL管脚连接TMS320V33芯片的0E0管脚，其余管脚分别与TMS320V33芯片上输出或输入相应信号的同名管脚连接。所述接口芯片的连接管脚还包括BCLK_LLC管展P、MCA_LLC管展P、INT_LLC管展卩、MCS_LLC管展卩、MWR_LLC管脚、M8BIT_LLC管脚、MCMODE_LLC管展卩、LEDIAN_LLC管展卩、RESET_LLC管脚、A_LLC(7BIT)管脚、D_LLC(16BIT)管脚，上述管脚分别与TSB12LV32芯片上输出或输入相应信号的同名管脚连接。上述接口芯片的管脚名中的前半部分是信号名称，后半部分的"LLC"是代表该管脚与链路层控制器连接。此外，所述接口芯片还具有一个提供使能信号的ENABLE管脚。实施例2本实施例是一种实现ERC32与TSB12LV32互联的接口芯片。ERC32是由欧洲航空局开发的一款高度集成的高性能32位嵌入式处理器，它有32位地址总线和32位数据总线。图7和图8是ERC32读写外部数据时序图。本实施例中使用高25位地址信号作为选通信号，低2位地址信号无效，其余A2-A6为输出给链路层芯片的有效信号。之所以这样分配地址是为了更有效地利用ERC32的32bit数据总线和32bit处理能力。对于链路层芯片而言，每一个地址对应8bit数据，所以低两位地址无效的情况下就要求ERC32的每输出一个地址对应链路层芯片的扭8bit数据。而链路层芯片每次读写有8bit模式和16bit模式两种，显然我们这里应该选择16bit模式，即便如此ERC32每次读写操作都将使链路层芯片读写两次才能完成。ERC32的具体细节可参考欧洲航空局提供的"ERC32，，芯片手册，可参见网址htt。〃www.atmel.com/dyn/resources/。roddocuments/doc4148.mif。ERC32可以通过RDY信号来改变读写操作所占周期的个数，也可以通过增加可编程等待状态来增加读写操作所占周期的个数。本实施例中，采用增加可编程等待状态的方式。本实施例的接口芯片的工作频率为25M，即ERC32的工作频率。本实施例的状态机并不是使用RDY信号来调整和匹配时序，而是通过指定合适的等待周期数目来实现。等待周期数目在等待状态配置寄存器(waitstateconfigurationregister)中指定，本实施例中，所述等待状态配置寄存器的地址为0x01f80018的ERC32寄存器中指定，此处将此寄存器的值设置为0x333df335，其中的"d"转变为十进制的数字"13"，即为等待周期的个数。此数字是通过两次链路层控制器芯片的读(写)操作周期个数与一次ERC32不具备等待周期的读(写)操作周期个数的差值得到的，这个差值就是所述接口芯片开始读状态(或者开始写状态)所占周期个数。即在进入RD0(WR0)状态之后，不需要考虑RDY信号，而是等待一定数目的周期之后，直接进入RDi(WRi)状态中。本实施例的状态机的其余状态转换过程与实施例1一致，不再赘述。本实施例的接口芯片的连接管脚包括RESET管脚、两个CLK管脚、I0SEL管脚、RD管脚、WE管脚、A管脚、READY管脚、INT管脚、D(32BIT)管脚；以上管脚分别与ERC32上输出或输入相应信号的同名管脚连接。所述接口芯片的连接管脚还包括BCLK_LLC管展卩、MCA_LLC管展卩、INT_LLC管展卩、MCS_LLC管展卩、MWR_LLC管脚、M8BIT_LLC管脚、MCM0DE_LLC管展卩、LEDIAN_LLC管展卩、RESET_LLC管脚、A_LLC(7BIT)管脚、D_LLC(16BIT)管脚，上述管脚分别与TSB12LV32芯片上输出或输入相应信号的同名管脚连接。上述接口芯片的管脚名中的前半部分是信号名称，后半部分的"LLC"是代表该管脚与链路层控制器连接。此外，所述接口芯片还具有一个提供使能信号的ENABLE管脚。值得注意的是，由于ERC32也可以通过RDY信号来改变读写操作所占周期的个数，因此，ERC32与TSB12LV32互联的接口芯片也可以使用实施例1中的有限状态机来实现。同样，TMS320V33与TSB12LV32互联的接口芯片也可以使用实施例2中的状态机来实现。实施例3本实施例是一种实现AT89C51RC2与TSB12LV32互联的接口芯片。AT89C51RC2是一种低功耗、高性能且系统内带有8KB可编程Flash存储器的8位CMOS微处理器。它有8位数据总线和16位地址总线，其中P0口是低八位地址和数据复用端口，P2口是高八位地址端口。图4和图5是AT89C51RC2读写外部数据时序图。在本实施例中使用高9位地址信号作为选通信号，低7位地址信号作为输出给链路层芯片的有效地址信号。另外使用ALE的下降沿锁存十六位地址信号，然后在选通地址和读写使能有效的情况下进入相应的读写状态。在进入相应的读写状态后，FPGA按照链路层芯片时序图生成对应的时序，对链路层芯片进行读写操作。AT89C51RC2的具体细节可参考ATMEL公司的"AT89C51RC，，芯片手册，可参见网址http:〃www.atmel.com/dyn/resources/proddocuments/doc1920.。df。由于单片机AT89C51RC2读写操作是固定的，不能通过外部信号控制读写操作所占周期的个数，因此本实施例通过使外部适应单片机的读写时序来达到时序匹配。本实施例的接口芯片工作频率为10M，即AT89C51RC2的工作频率。本实施例的接口芯片包括有限状态机。该状态机具有4个状态，分别为空闲(IDLE)状态、开始(START)状态、开始读(RD0)状态、开始写(WR0)状态。在RESET信号有8效时进入复位阶段，复位后状态机进入IDLE状态；在IDLE状态中，如果单片机输出的地址选通片选信号有效，状态机进入START状态，同时输出给链路层控制器MCS端口低电平信号，选通链路层芯片寄存器；状态机进入START状态后，开始检测读写使能信号。如果读使能信号有效，则进入RDO状态，同时向链路层控制器芯片传递读的目标地址，链路层芯片控制器将按照此目标地址提供即将被单片机读入的数据信号。在RDO状态中，检测链路层控制器芯片的MCA管脚信号，在MCA有效时，所述接口芯片读有效数据，并将数据放在此芯片与单片机连接的数据总线上，即在数据总线上保持对应于所述有效数据的高低电平。对于单片机而言，单片机完成读入数据后释放单片机与此芯片之间数据和地址总线。对于链路层控制器芯片而言，按照目标地址将链路层控制器芯片对应的寄存器内容传递给所述接口芯片。读操作完成后，状态机返回IDLE状态。如果写使能信号有效，则进入WRO状态，同时向链路层控制器芯片传递写的目标地址。在WRO状态中，在MCA有效时，单片机写有效数据到接口芯片与单片机的数据总线上。对于单片机而言，单片机完成写出数据后释放单片机与此芯片之间数据和地址总线。对于链路层控制器芯片而言，它将接口芯片所传出的数据按照目标地址填入链路层控制器芯片的寄存器中。写操作完成后，状态机返回IDLE状态。本实施例中，所述接口芯片的连接管脚包括RESET管脚、两个CLK管展P、IOSEL管展P、RD管展P、WE管脚、A管展P、INT管展卩、D(32BIT)管脚、0E1管脚、0E2管脚、DIR1管脚、DIR2管脚；其中IOSEL管脚连接AT89C51RC2芯片的ALE管脚，其余管脚分别与AT89C51RC2芯片上输出或输入相应信号的同名管脚连接。所述接口芯片的连接管脚还包括BCLK_LLC管展卩、MCA_LLC管展卩、INT_LLC管展卩、MCS_LLC管展卩、MWR_LLC管脚、M8BIT_LLC管脚、MCMODE_LLC管展卩、LEDIAN_LLC管展卩、RESET_LLC管脚、A_LLC(7BIT)管脚、D_LLC(16BIT)管脚，上述管脚分别与TSB12LV32芯片上输出或输入相应信号的同名管脚连接。上述接口芯片的管脚名中的前半部分是信号名称，后半部分的"LLC"是代表该管脚与链路层控制器连接。此外，所述接口芯片还具有一个提供使能信号的ENABLE管脚。实施例4本实施例是一种实现AT89C51RC2、TMS320V33和ERC32三种处理器与TSB12LV32互联的通用接口芯片。嵌入式处理器包括单片机、DSP等多种类型，AT89C51RC2、TMS320V33和ERC32是三款典型的嵌入式处理器。本实施例将AT89C51RC2、TMS320V33和ERC32三类接口合并到一起，依靠跳线信号实现对接口芯片状态机模式的选择，并实现数据总线的控制。所述状态机模式共三种，对应于上述三类嵌入式芯片。合并后的管脚个数与单个接口管脚个数相似，既最大限度的节省FPGA的管脚和资源，又使合并后的芯片能完成三个接口的功能。本实施例重复使用管脚的方法，使得各个信号管脚在识别出是哪种处理器后输出对应处理器所需要的时序。本实施例中，分别与AT89C51RC2、TMS320V33和ERC32三类芯片连接时，接口芯片的管脚连接可参考表1，右边接口芯片栏是接口芯片管脚名称，左边三栏是与接口芯片管脚相对应的三类嵌入式芯片的管脚名称。9<table>tableseeoriginaldocumentpage10</column></row><table><table>tableseeoriginaldocumentpage11</column></row><table>参考图10、图11、图12中的仿真结果，可以看出所述通用接口芯片"毛剌"，"竞争和冒险"现象少，数据传输的稳定性和正确性高，在试验测试过程中，本实施例设计出的芯片连续工作10个小时和间断工作半年都没有出现错误。权利要求一种嵌入式处理器与1394a总线的接口芯片，包括状态机，所述状态机的工作频率与所述嵌入式处理器的工作频率一致；所述状态机的状态包括开始状态、开始读状态和开始写状态；在开始状态下，所述接口芯片将1394a总线的链路层控制器芯片的MCS端口置为有效；所述接口芯片检测所述嵌入式处理器的读使能信号，当读使能信号有效时，进入开始读状态；所述接口芯片检测所述嵌入式处理器的写使能信号，当写使能信号有效时，进入写始读状态；在开始读状态下，所述接口芯片向链路层控制器芯片传递读的目标地址；所述接口芯片检测所述链路层控制器芯片的MCA信号，当MCA有效时开始读数据；在开始写状态下，所述接口芯片向链路层控制器芯片传递写的目标地址；所述接口芯片检测所述链路层控制器芯片的MCA信号，当MCA有效时开始写数据。2.根据权利要求1所述的嵌入式处理器与1394a总线的接口芯片，其特征在于，所述状态机还包括空闲状态，当接收到复位信号时，所述状态机进入空闲状态；在空闲状态下，检测所述嵌入式处理器的片选信号，当片选信号有效时进入所述开始状态。3.根据权利要求2所述的嵌入式处理器与1394a总线的接口芯片，其特征在于，当所述嵌入式处理器是单片机时，在开始读状态下，当检测到MCA有效时，所述接口芯片读有效数据，并将数据放在所述接口芯片与单片机连接的数据总线上，直到所述单片机从所述数据总线上读入数据。4.根据权利要求2所述的嵌入式处理器与1394a总线的接口芯片，其特征在于，所述状态机还包括读状态和写状态，在开始读状态下，当检测到所述链路层控制器芯片的MCA信号有效时进入所述读状态并读数据；在开始写状态下，当检测到所述链路层控制器芯片的MCA信号有效时进入所述写状态并写数据。5.根据权利要求4所述的嵌入式处理器与1394a总线的接口芯片，其特征在于，当所述嵌入式处理器具有RDY信号时，在所述读状态下，所述接口芯片向嵌入式处理器输出RDY信号，触发所述嵌入式处理器读数据；在所述写状态下，所述接口芯片向嵌入式处理器输出RDY信号，触发所述嵌入式处理器写数据。6.根据权利要求4所述的嵌入式处理器与1394a总线的接口芯片，其特征在于，当所述嵌入式处理器具有等待状态配置寄存器时，根据所述接口芯片开始读状态或者写状态所占周期个数，设置所述等待状态配置寄存器，使得所述接口芯片进入所述读状态时，所述嵌入式处理器的等待状态结束并读取数据；同时使得所述接口芯片进入所述写状态时，所述嵌入式处理器的等待状态结束并写入数据。7.根据权利要求2所述的嵌入式处理器与1394a总线的接口芯片，其特征在于，所述状态机包括三种模式，分别为第一模式、第二模式和第三模式，第一模式中，当所述嵌入式处理器是单片机时，在开始读状态下，当检测到MCA有效时，所述接口芯片读有效数据，并将数据放在所述接口芯片与单片机连接的数据总线上，直到所述单片机从所述数据总线上读入数据；第二模式中，当所述嵌入式处理器具有RDY信号时，在所述读状态下，所述接口芯片向嵌入式处理器输出RDY信号，触发所述嵌入式处理器读数据；在所述写状态下，所述接口芯片向嵌入式处理器输出RDY信号，触发所述嵌入式处理器写数据；第三模式中，当所述嵌入式处理器具有等待状态配置寄存器时，根据所述接口芯片开始读状态或者写状态所占周期个数，设置所述等待状态配置寄存器，使得所述接口芯片进入所述读状态时，所述嵌入式处理器的等待状态结束并读取数据；同时使得所述接口芯片进入所述写状态时，所述嵌入式处理器的等待状态结束并写入数据；所述三种模式集成在一块芯片中，并共用与所述嵌入式处理器连接的输入输出管脚，同时共用与链路层控制器芯片连接的输入输出管脚；所述状态机的模式通过跳线信号选择。8.根据权利要求1所述的嵌入式处理器与1394a总线的接口芯片，其特征在于，所述接口芯片使用FPGA制作。9.根据权利要求1所述的嵌入式处理器与1394a总线的接口芯片，其特征在于，所述嵌入式处理器是TMS320V33、ERC32或AT89C51RC2芯片。10.根据权利要求1所述的嵌入式处理器与1394a总线的接口芯片，其特征在于，所述链路层控制器芯片是TSB12LV32芯片。全文摘要本发明提供一种嵌入式处理器与1394a总线的接口芯片，包括状态机，所述状态机的工作频率与所述嵌入式处理器的工作频率一致；所述状态机的状态包括开始状态、开始读状态和开始写状态。在开始状态下，所述接口芯片将1394a总线的链路层控制器芯片的MCS端口置为有效；所述接口芯片检测所述嵌入式处理器的读使能信号判断是否进入开始读状态或开始写状态，然后根据链路层控制器芯片提供的MCA信号读写数据。本发明能够保证数据读写的同步，极大地减小了读写过程的出错概率。本发明通用性好，能够适用于多种不同类型的嵌入式芯片的1394a总线连接。本发明不会产生“毛刺”、“竞争”和“冒险”，适合应用在性能要求高的场合。文档编号H04L29/06GK101771590SQ20081024703公开日2010年7月7日申请日期2008年12月31日优先权日2008年12月31日发明者冯晨,孙辉先,曹松,江源源,陈晓敏申请人:中国科学院空间科学与应用研究中心