专利名称：速率匹配方法及装置的制作方法
技术领域：
本发明涉及无线通信领域，特别涉及一种速率匹配方法及装置。
背景技术：
LTE(Long Term Evolution,长期演进)是3G的演进，它改进并增强了 3G的空中接入技术， 改善了小区边缘用户的性能，提高小区容量和降低系统延迟，为未来无线通信提供更高的传 输速率、更小的传输延时、更大的系统容量和覆盖率。对于LTE技术中的基带处理而言，如 何加快比特级数据处理速度，尤其是速率匹配的处理速度是整个基带处理的一个瓶颈。
现有的turbo编码传输信道速率匹配过程如图1所示，原始比特流经过Turbo编码后得到 系统位、第一校验位、第二校验位，共三路的输出数据。三路数据分别进行子块交织处理后 输出给速率匹配模块，速率匹配模块中，子块交织后的比特序列存放在一个缓存器中，系统 位顺序存放，第一校验位和第二校验位交叉存放，再根据速率匹配的起始位置以及速率匹配 需要的长度，输出速率匹配后的数据。其中，为了区别缓存器中的比特数据是否为有效数据， 在缓存器中每个比特数据均需加一个指示位。在速率匹配输出中，如果该指示位标明数据为 无效数据时，则不输出。
在对上述现有技术进行分析后，发明人发现
比特流经过Turbo编码后，其数据量是编码前的3倍。按照现有的处理流程，当系统位 全部写入缓存器中后才能将交叉后的第一校验位和第二校验位写入缓存器，速率匹配的处理 速度较低，系统延时比较大。
发明内容
本发明实施例提供了一种速率匹配方法，所述方法包括
比特流经过Turbo编码，得到系统位、第一校验位和第二校验位三路数据，将所述三路 数据分别进行子块交织；
读取所述子块交织后的三路数据，将所述三路数据中的系统位数据按顺序缓存在第一缓 存器，将所述三路数据中的第一校验位数据和第二校验位数据交叉后缓存在第二缓存器；
5轮询从所述第一缓存器和第二缓存器中读取数据，直到输出的数据长度满足速率匹配需 要的长度。
本发明实施例提供了一种速率匹配装置，所述装置包括-
编码交织模块，用于对比特流进行Turbo编码，得到系统位、第一校验位和第二校验位 三路数据，并对该三路数据分别进行子块交织；
处理模块，用于读取所述编码交织模块得到的子块交织后的三路数据，将所述三路数据 中的系统位数据按顺序缓存在第一缓存器，将所述三路数据中的第一校验位数据和第二校验 位数据交叉后缓存在第二缓存器；
读取模块，用于轮询从两个缓存器中读取数据，直到输出的数据长度满足速率匹配需要 的长度。
本发明实施例通过将子块交织后的数据缓存进两个缓存器，然后轮询从两个缓存器中读 取数据，直到输出的数据长度满足速率匹配需要的长度，这样在不用提升系统频率的情况下 就能够提高速率匹配的处理速度，减少了系统延时。
图1是现有技术提供的速率匹配示意图2是本发明实施例提供的一种速率匹配方法流程示意图3是本发明实施例提供的Turbo编码器的结构示意图4是本发明实施例提供的一种速率匹配方法流程示意图5是本发明实施例提供的轮询读取数据示意图6是本发明实施例提供的一种速率匹配装置结构示意图7是本发明实施例提供的一种速率匹配装置结构示意图。
具体实施例方式
为使本发明实施方式的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施 方式作进一步地详细描述。
参见图2，本发明实施例提出来了一种速率匹配方法，可以应用在LTE系统的基带处理 中，比如应用在UE (UserEquipment,用户设备)或基站的基带处理中，以加快基带处理速 度，减少系统的延时。
该方法包括步骤101:比特流经过Tubo编码，得到系统位、第一校验位和第二校验位三路数据，将 该三路数据分别进行子块交织；
参见图3，为Turbo编码器的典型结构原始信息序列直接输出得到系统位；原始信息 序列经过分量编码器1，得到第一校验位；原始信息序列首先经过一个交织器，再输入到分 量编码器2，输出得到第二校验位。
步骤102:读取子块交织后的三路数据，将该三路数据中的系统位数据按顺序缓存在第 一缓存器，将该三路数据中的第一校验位数据和第二校验位数据交叉后缓存在第二缓存器；
步骤103:轮询从两个缓存器中读取数据，直到输出的数据长度满足速率匹配需要的长度。
本发明实施例中，通过将子块交织后的数据缓存进两个缓存器，然后轮询从两个缓存器 中读取数据，直到输出的数据长度满足速率匹配需要的长度，这样在不用提升系统频率的情 况下就能够提高速率匹配的处理速度，减少了系统延时。
参见图4，本发明实施例提供了一种速率匹配方法，该方法包括
步骤201:比特流经过Tubo编码，得到系统位、第一校验位和第二校验位三路数据，将 该三路数据分别进行子块交织，并对子块交织后的数据添加有效数据指示位；
步骤202:读取子块交织后的系统位数据，根据有效数据指示位判断当前读取的系统位 数据是否有效，如果有效，执行步骤203;否则执行步骤204;
LTE协议规定，进行Turbo编码的数据长度必须为特定的188种数据长度，当高层下发 的数据长度不满足特定的188种长度时，可以利用填充比特进行填充，以满足特定的188种 长度。在进行子块交织时，协议规定交织的列数为32，当数据长度不是32的整数倍时，需 要填充哑元，使得参与交织的数据长度为32的整数倍。这些填充比特和哑元可以理解为无效 数据。另外，每个比特数据均有一个有效数据指示位，因此可以根据有效数据指示位判断该 比特位数据是否有效。
现有技术中将有效数据指示也缓存进缓存器中，也就是缓存了 50%的无用数据。当编码 链路数目增加，缓存的这些50%的无用数据对RAM (random access memory,随机存储器) 资源的影响将会非常显著，而本发明实施例不将有效数据指示位进行缓存，减少了系统随机 存储器的开销，降低了成本。
步骤203:将该当前读取的系统位数据按顺序缓存在第一缓存器；
步骤204:将当前读取的系统位数据丢弃；
步骤205:读取子块交织后的第一校验位和第二校验位，根据有效数据指示位判断当前
7读取的第一校验位和第二校验位是否有效；
如果均有效，执行步骤206;如果当前读取的只有一位校验位有效，另一位校验位无效， 则执行步骤207;
另外，如果均无效，则可以重新执行步骤205，进行下一次读取；
步骤206:将当前读取的第一校验位和第二校验位交叉后缓存在第二缓存器；
例如，第一校验位为A，第二校验位为B，交叉后为A， B， A， B……
步骤207:将当前读取的有效校验位数据寄存，将当前读取时段作为第N时钟周期，将
第N时钟周期寄存的有效校验位数据和第N+1时钟周期读取的有效校验位数据按顺序缓存在
第二缓存器；
如果第N+1时钟周期读取的第一校验位和第二校验位均无效，则继续读取下一时钟周期 即第N+2时钟周期的第一校验位和第二校验位。
步骤208:判断速率匹配的起始位置是否大于第一缓存器中系统位的个数，如果是，执 行步骤209;否则，执行步骤210;
速率匹配的起始位置为速率匹配时开始读取数据的位置。
如果将无效数据缓存进相应的缓存器，在这种情况下，速率匹配的起始位置为LTE协 议规定的速率匹配的起始位置；
也可以不将无效数据缓存在缓存器中，在这种情况下，速率匹配的起始位置为LTE协 议规定的速率匹配的起始位置减去无效数据的个数，例如，设LTE协议给出的速率匹配的起 始位置为A:。，无效数据的个数为n，则不将无效数据缓存在缓存器中时，速率匹配的起始位
二 - Wo
步骤209:从第二缓存器开始轮询读取数据，直到输出的数据长度满足速率匹配需要的
长度；
步骤210:从第一缓存器开始轮询读取数据，直到输出的数据长度满足速率匹配需要的 长度。
参见图5,速率匹配的起始位置为yt。，轮询从两个缓存器中读取数据，如果速率匹配的 起始位置&大于第一缓存器中系统位的个数，则首先从第二缓存器开始读取数据，轮询的顺
序为第二缓存器、第一缓存器、第二缓存器、第一缓存器……，直到输出的数据长度为E;
如果速率匹配的起始位置小于第一缓存器中系统位的个数，则首先从第一缓存器开始读 取数据，轮询的顺序为第一缓存器、第二缓存器、第一缓存器、第二缓存器……，直到输出
的数据长度为E。其中，步骤202和步骤205没有严格的顺序关系，可以先后执行，也可以同时执行。
其中，步骤207中，将第N时钟周期寄存的有效校验位数据和第N+1时钟周期读取的有 效校验位数据按顺序缓存在第二缓存器，具体可以包括
如果第N+1时钟周期读取的子块交织后的第一校验位数据和第二校验位数据中，只有一 位校验位数据有效，则将第N时钟周期寄存的有效校验位数据和第N+1时钟周期读取的有效 校验位数据按顺序缓存在第二缓存器；
如果第N+1时钟周期读取的子块交织后的第一校验位数据和第二校验位数据均有效，则 将第N+1时钟周期读取的第一校验位数据，和第N时钟周期寄存的校验位数据按顺序缓存在 第二缓存器，将第N+1时钟周期读取的第二校验位数据寄存。
例如，如果第N时钟周期读取的第一校验位数据和第二校验位数据中，只有第一校验位 数据有效，则将第一校验位数据寄存，等待第N+1时钟周期再读取数据。之后，如果第N+1 时钟周期读取的第一校验位数据和第二校验位数据中，只有第二校验位数据有效，则将第N 时钟周期寄存的第一校验位和第N+1时钟周期读取的第二校验位数据按顺序缓存在第二缓存 器；如果第N+1时钟读取的第一校验位数据和第二校验位数据中，只有第一校验位数据有效， 则将第N时钟周期寄存的第一校验位和第N+1时钟周期读取的第一校验位数据按顺序缓存在 第二缓存器；如果第N+1时钟周期读取的第一校验位数据和第二校验位数据均有效，则将第 N时钟周期寄存的第一校验位和第N+l时钟周期读取的第一校验位数据按顺序缓存在第二缓 存器，将第N+1时钟周期读取的第二校验位数据寄存。
再例如，如果第N时钟周期读取的第一校验位数据和第二校验位数据中，只有第二校验 位数据有效，则将第二校验位数据寄存，等待第N+1时钟周期再读取数据；如果第N+1时钟 周期读取的第一校验位数据和第二校验位数据中，只有第二校验位数据有效，则将第N时钟 周期寄存的第二校验位和第N+l时钟周期读取的第二校验位数据按顺序缓存在第二缓存器； 如果第N+1时钟读取的第一校验位数据和第二校验位数据中，只有第一校验位数据有效，则 将第N时钟周期寄存的第二校验位和第N+1时钟周期读取的第一校验位数据按顺序缓存在第 二缓存器；如果第N+1时钟周期读取的第一校验位数据和第二校验位数据均有效，则将第N 时钟周期寄存的第二校验位和第N+1时钟周期读取的第一校验位数据按顺序缓存在第二缓存 器，将第N+1时钟周期读取的第二校验位数据寄存。
本发明实施例中，通过将子块交织后的数据缓存进两个缓存器，将系统位数据按顺序缓 存进第一缓存器，同时将第一校验位和第二校验位数据交叉后组合成2比特数据缓存进第二 缓存器，然后轮询从两个缓存器中读取数据，直到输出的数据长度满足速率匹配需要的长度，
9这样在一个时钟周期内可以视为同时处理3比特数据，在不需要提升系统频率的情况下，提 高了速率匹配的处理速度，使速率匹配的处理速度和编码保持一致的处理速度，减少了系统 延时；而且本发明实施例可以不将数据有效指示位、填充比特或哑元缓存进缓存器，所以缓 存资源(比如RAM资源)得以节省，相应的，也节省了硬件成本。
参见图6，本发明实施例提出来了一种速率匹配装置，可以应用在LTE系统的基带处理 中，比如应用在UE或基站的基带处理中，以加快基带处理速度，减少系统的延时。该装置 包括编码交织模块201，处理模块202，第一缓存器203，第二缓存器204和读取模块205;
编码交织模块201，用于对比特流进行Turbo编码，得到系统位、第一校验位和第二校 验位三路数据，并对该三路数据分别进行子块交织；
处理模块202，用于读取编码交织模块201得到的子块交织后的三路数据，将该三路数 据中的系统位数据按顺序缓存在第一缓存器203;将该三路数据中的第一校验位数据和第二 校验位数据交叉后缓存在第二缓存器204;
读取模块205，用于轮询从第一缓存器203和第二缓存器204中读取数据，直到输出的 数据长度满足速率匹配需要的长度。
其中，处理模块202包括第一判断单元和第一缓存单元；
第一判断单元，用于根据有效数据指示位判断当前读取的系统位数据是否有效；
第一缓存单元，用于当第一判断单元判断当前读取的系统位数据有效时，将当前读取的 系统位数据按顺序缓存在第一缓存器。
LTE协议规定，进行Turbo编码的数据长度必须为特定的188种数据长度，当高层下发 的数据长度不满足特定的188种长度时，可以利用填充比特进行填充，以满足特定的188种 长度。在进行子块交织时，协议规定交织的列数为32，当数据长度不是32的整数倍时，需 要填充哑元，使得参与交织的数据长度为32的整数倍。这些填充比特和哑元全部都是无效数 据。每个比特数据均有一个有效数据指示位，因此可以根据有效数据指示位判断该比特位数 据是否有效。
现有技术中将有效数据指示也缓存进缓存器中，也就是缓存了 50%的无用数据。当编码 链路数目增加，缓存的这些50M的无用数据对RAM资源的影响将会非常显著，而本发明不将 有效数据指示位进行缓存，减少了系统随机存储器的开销，降低了成本。
其中，处理模块202，还用于如果根据有效数据指示位判断当前读取的系统位数据无效， 将该当前读取的系统位数据丢弃。
10其中，处理模块202，包括第二判断单元，第二缓存单元和第三缓存单元； 第二判断单元，用于根据有效数据指示位判断当前读取的第一校验位数据和第二校验位
数据是否有效。如果均无效，则继续执行校验位数据是否有效的判断；
第二缓存单元，用于当第二判断单元判断当前读取的第一校验位数据和第二校验位数据
均有效时，将当前读取的第一校验位数据和第二校验位数据交叉后缓存在第二缓存器；
第三缓存单元，用于当第二判断单元判断当前读取的第一校验位数据和第二校验位数据
中只有一位校验位数据有效时，将第N时钟周期读取的有效的校验位数据寄存，将第N时钟
周期寄存的有效校验位数据和第N+1时钟周期读取的有效校验位数据按顺序缓存在第二缓存
器；将当前读取数据的时段作为第N时钟周期。 其中，第三缓存单元，具体用于，
如果第N+1时钟周期读取的子块交织后的第一校验位数据和第二校验位数据中，只有一 位校验位数据有效，则将第N时钟周期寄存的有效校验位数据和第N+l时钟周期读取的有效 校验位数据一起缓存在第二缓存器；
如果第N+1时钟周期读取的子块交织后的第一校验位数据和第二校验位数据均有效，则 将第N+l时钟周期读取的第一校验位数据，和第N时钟周期寄存的校验位数据按顺序缓存在 第二缓存器，将第N+1时钟周期读取的第二校验位数据寄存。
其中，读取模块206，包括第三判断单元和读取单元；
第三判断单元，用于判断速率匹配的起始位置是否小于第一缓存器203中系统位的个数； 其中，速率匹配的起始位置为速率匹配时开始读取数据的位置。如果将无效数据缓存进 相应的缓存器，在这种情况下，速率匹配的起始位置为LTE协议规定的速率匹配的起始位 置；也可以不将无效数据缓存在缓存器中，在这种情况下，速率匹配的起始位置为LTE协 议规定的速率匹配的起始位置减去无效数据的个数，例如，设LTE协议给出的速率匹配的起 始位置为A:。，无效数据的个数为n，则不将无效数据缓存在缓存器中时，速率匹配的起始位
冒_ A。 = A。 一 "o
读取单元，用于当第三判断单元判断速率匹配的起始位置小于第一缓存器中系统位的个
数时，从第一缓存器203开始轮询读取数据，直到输出的数据长度满足速率匹配需要的长度； 当第三判断单元判断速率匹配的起始位置大于第一缓存器中系统位的个数时，从第二缓存器 204开始读取数据，直到输出的数据长度满足速率匹配需要的长度。
参见图5，速率匹配的起始位置为&，轮询从两个缓存器中读取数据，如果速率匹配的 起始位置&小于第一缓存器中系统位的个数，则首先从第一缓存器开始读取数据，轮询的顺序为第一缓存器、第二缓存器、第一缓存器、第二缓存器……，直到输出的数据长度为E;
如果速率匹配的起始位置&大于第一缓存器中系统位的个数，则首先从第二缓存器开始 读取数据，轮询的顺序为第二缓存器、第一缓存器、第二缓存器、第一缓存器……，直到输 出的数据长度为E。
为和现有技术相比，本发明实施例提供的速率匹配装置也可以参见图7，现有技术的图1 中，将经过子块交织后的系统位、第一校验位和第二校验位均缓存在一个缓存器中，而图7
中，将经过子块交织后的系统位缓存在第一缓存器中，将经过子块交织后的第一校验位和第 二校验位交叉后缓存在第二缓存器中。
本发明实施例中，通过将子块交织后的数据缓存进两个缓存器，将系统位数据按顺序缓
存进第一缓存器，同时将第一校验位和第二校验位数据交叉后组合成2比特数据缓存进第二
缓存器，然后轮询从两个缓存器中读取数据，直到输出的数据长度满足速率匹配需要的长度，
这样在一个时钟周期内可以视为同时处理3比特数据，在不需要提升系统频率的情况下，提 高了速率匹配的处理速度，使速率匹配的处理速度和编码保持一致的处理速度，减少了系统 延时；而且本发明实施例可以不将数据有效指示位、填充比特或哑元缓存进缓存器，所以缓 存资源(比如RAM资源)得以节省，相应的，也节省了硬件成本。
本发明实施例可以利用软件或硬件实现，相应的软件程序可以存储在可读取的存储介质 中，例如，计算机的硬盘、缓存或光盘中。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之 内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
1权利要求
1. 一种速率匹配方法，其特征在于，所述方法包括比特流经过Turbo编码，得到系统位、第一校验位和第二校验位三路数据，将所述三路数据分别进行子块交织；读取所述子块交织后的三路数据，将所述三路数据中的系统位数据按顺序缓存在第一缓存器，将所述三路数据中的第一校验位数据和第二校验位数据交叉后缓存在第二缓存器；轮询从所述第一缓存器和第二缓存器中读取数据，直到输出的数据长度满足速率匹配需要的长度。
2. 根据权利要求1所述的方法，其特征在于，将所述三路数据中的系统位数据按顺序缓 存在第一缓存器，具体包括根据有效数据指示位判断当前读取的系统位数据是否有效，如果有效，将所述当前读取 的系统位数据按顺序缓存在第一缓存器。
3. 根据权利要求1所述的方法，其特征在于，将所述三路数据中的第一校验位数据和第 二校验位数据交叉后缓存在第二缓存器，具体包括根据有效数据指示位判断当前读取的第一校验位数据和第二校验位数据是否有效； 如果均有效，则将当前读取的第一校验位数据和第二校验位数据交叉后缓存在第二缓存器；如果当前读取的只有一位校验位数据有效，另一校验位数据无效，则将当前读取的有效 校验位数据寄存，将当前读取时段作为第N时钟周期，之后将第N时钟周期寄存的有效校验 位数据和第N+l时钟周期读取的有效校验位数据按顺序缓存在第二缓存器。
4. 根据权利要求3所述的方法，其特征在于，所述将第N时钟周期寄存的有效校验位 数据和第N+1时钟周期读取的有效校验位数据按顺序缓存在第二缓存器，具体包括如果第N+1时钟周期读取的子块交织后的第一校验位数据和第二校验位数据中，只有一 位校验位数据有效，则将第N时钟周期寄存的有效校验位数据和第N+l时钟周期读取的有效 校验位数据按顺序缓存在第二缓存器；如果第N+1时钟周期读取的子块交织后的第一校验位数据和第二校验位数据均有效，则将第N+l时钟周期读取的第一校验位数据，和第N时钟周期寄存的校验位数据按顺序缓存在 第二缓存器，将第N+1时钟周期读取第二校验位数据寄存。
5. 根据权利要求1至4任一项所述的方法，其特征在于，所述轮询从所述第一缓存器和第二缓存器中读取数据，具体包括根据速率匹配的起始位置和速率匹配需要的长度，轮询从所述第一缓存器和第二缓存器 中读取数据。
6. 根据权利要求5所述的方法，其特征在于，所述根据速率匹配的起始位置和速率匹配需要的长度，轮询从所述第一缓存器和第二缓存器中读取数据，具体包括判断所述速率匹配的起始位置是否大于第一缓存器中系统位的个数，如果是，从第二缓存器开始轮询读取数据；否则，从第一缓存器开始轮询读取数据。
7. 根据权利要求6所述的方法，其特征在于，所述速率匹配的起始位置为协议规定的速 率匹配的起始位置减去无效数据的个数。
8. —种速率匹配装置，其特征在于，所述装置包括编码交织模块，用于对比特流进行Turbo编码，得到系统位、第一校验位和第二校验位 三路数据，并对该三路数据分别进行子块交织；处理模块，用于读取所述编码交织模块得到的子块交织后的三路数据，将所述三路数据 中的系统位数据按顺序缓存在第一缓存器，将所述三路数据中的第一校验位数据和第二校验 位数据交叉后缓存在第二缓存器；读取模块，用于轮询从两个缓存器中读取数据，直到输出的数据长度满足速率匹配需要 的长度。
9. 根据权利要求8所述的装置，其特征在于，所述处理模块包括第一判断单元和第一 缓存单元；所述第一判断单元，用于根据有效数据指示位判断当前读取的系统位数据是否有效； 所述第一缓存单元，用于当所述第一判断单元判断当前读取的系统位数据有效时，将所 述当前读取的系统位数据按顺序缓存在第一缓存器。
10. 根据权利要求8所述的装置，其特征在于，所述处理模块包括第二判断单元，用于根据有效数据指示位判断当前读取的第一校验位数据和第二校验位 数据是否有效；第二缓存单元，用于当所述第二判断单元判断当前读取的第一校验位数据和第二校验位 数据均有效时，将当前读取的第一校验位数据和第二校验位数据交叉后缓存在第二缓存器；第三缓存单元，用于当所述第二判断单元判断当前读取的第一校验位数据和第二校验位 数据中只有一位校验位数据有效时，将第N时钟周期读取的有效的校验位数据寄存，将第N 时钟周期寄存的有效校验位数据和第N+l时钟周期读取的有效校验位数据按顺序缓存在第二 缓存器。
11. 根据权利要求10所述的装置，其特征在于，所述第三缓存单元，具体用于， 如果第N+1时钟周期读取的子块交织后的第一校验位数据和第二校验位数据中，只有一位校验位数据有效，则将第N时钟周期寄存的有效校验位数据和第N+1时钟周期读取的有效 校验位数据一起缓存在第二缓存器；如果第N+1时钟周期读取的子块交织后的第一校验位数据和第二校验位数据均有效，则 将第N+l时钟周期读取的第一校验位数据，和第N时钟周期寄存的校验位数据按顺序缓存在 第二缓存器，将第N+1时钟周期读取第二校验位数据寄存。
12. 根据权利要求8至11任一项所述的装置，其特征在于，所述读取模块包括 第三判断单元，用于判断速率匹配的起始位置和速率匹配需要的长度是否小于第一缓存器中系统位的个数；读取单元，用于当所述第三判断单元判断所述速率匹配的起始位置小于第一缓存器中系 统位的个数时，从第一缓存器开始轮询读取数据，直到输出的数据长度满足速率匹配需要的 长度；当所述第三判断单元判断所述速率匹配的起始位置大于第一缓存器中系统位的个数时， 从第二缓存器开始轮询读取数据，直到输出的数据长度满足速率匹配需要的长度。
13. 根据权利要求12所述的装置，其特征在于，所述速率匹配的起始位置为协议规定的 速率匹配的起始位置减去无效数据的个数。
全文摘要
本发明实施例公开了一种速率匹配方法及装置，属于无线通信领域。所述方法包括比特流经过Turbo编码，得到系统位、第一校验位和第二校验位三路数据，将所述三路数据分别进行子块交织；读取所述子块交织后的三路数据，将所述三路数据中的系统位数据按顺序缓存在第一缓存器，将所述三路数据中的第一校验位数据和第二校验位数据交叉后缓存在第二缓存器；轮询从所述第一缓存器和第二缓存器中读取数据，直到输出的数据长度满足速率匹配需要的长度。所述装置包括编码交织模块，处理模块，第一缓存器，第二缓存器和读取模块。本发明实施例提供的技术方案提高了速率匹配的速度，减少了系统延时。
文档编号H04L1/00GK101510819SQ200910133738
公开日2009年8月19日 申请日期2009年4月8日 优先权日2009年4月8日
发明者君 应 申请人:华为技术有限公司