专利名称：一种高速率并行的误码仪的制作方法
技术领域：
本实用新型涉及高速通信领域中一种误码测试仪，更具体地说，是涉及一种用于 检测高速通信系统性能的误码检测仪，属于数字通信技术领域。
背景技术：
在数字通信系统的性能检测中，通常使用误码监测仪对其误码性能进行检测。随 着通信技术的不断发展，传输速率越来越高，需要使用高速误码测试仪。目前，已经开发出 若干测试高速信号的误码测试仪。这些仪表的误码测试部分一般都采用具有误码测试功能 的专用芯片或可编程逻辑器件完成。其一，采用具有误码测试功能的专用芯片的方法电路实现比较简单，稳定性高， 但是存在下列缺陷a、所用的专用芯片种类较少，而且价格高昂；b、其功能单一、扩展不灵 活、速率提高不方便，因而很难满足客户的多样化要求；C、由于一次只能测试一路信号，使 用效率低，如需提高效率，只能增加仪表数量，从而增加成本；d、很难实现多路的信号的同 步，更加不能实现并行信号的产生和测试。其二，部分误码仪采用可编程逻辑器件(简称CPLD)。CPLD是近年来发展起来的 一种高性能可编程数字器件，是作为集成电路领域中的一种半定制集成电路，既解决了定 制电路的不足，又可以以高度并行的方式获得极高的性能。该误码仪采用可编程门阵列来 实现伪随机码序列的发送、接收和误码检测计数，从而实现误码检测。但是这些器件的输出 输入接口带宽很低，只能测试155Mbps的串行信号，而且端口数少，只能做单个误码仪，成 本高，效率低，不能做并行误码仪；而且这种误码仪还需要一个处理器来实现人机界面和外 部通信功能，增加了外部电路的复杂度和成本。为了提高生产效率，降低生产成本，这就需要一种新的高速率并行的误码仪。 发明内容本实用新型针对现有技术中的误码仪通道少，速率低，而提供一种成本较低的多 通道高速率并行的误码仪。为了实现上述目的，本实用新型提供一种高速率并行的误码仪，检测待测设备的 误码率，所述误码仪包括计算机处理设备、现场可编程阵列芯片以及本地时钟生成设备，其 特征在于所述计算机处理设备通过串口接口，与现场可编程阵列芯片连接配置测试速率 及并行测试口数目；现场可编程阵列芯片反馈接收的误码信息，处理后借由计算机处理设 备的显示器显示结果，所述本地时钟生成设备输入时钟频率，现场可编程阵列芯片做倍数 合成后输出。其中，较佳方案所述本地时钟生成设备，和外围硬件电路连接调整输出频率。其中，较佳方案所述现场可编程阵列芯片包括通信接口模块，软核控制模块， 时钟生成模块，N个码型产生及误码检测模块，其中，所述通信接口模块通过串口接口与计 算机处理设备进行双向通信连接；所述码型产生及误码检测模块产生测试码型数据并将所测试码型数据传输至待检测的设备；所述检测设备输出的反馈码型数据传输至码型产生及 误码检测模块；所述软核控制模块通过通信接口模块接收计算机处理设备的写入命令控 制时钟合成模块的频率倍数、控制码型产生与误码检测模块的码型数据产生及发送以及接 收、处理码型数据产生及误码检测模块的误码检测信息后返回计算机处理设备，借由计算 机处理设备显示误码测试结果。其中，较佳方案所述码型产生及误码检测模块包括使能选择器、控制单元、码型 发生器、输出缓冲器、误码计数器、误码检测器以及接收判决电路，其中，所述软核控制模块 控制连接使能选择器而控制码型产生及误码检测模块的并行数量，时钟信号输入所述码型 发生器，所述码型发生器产生码型数据输出至输出缓冲器；所述控制单元根据时钟信号频 率判断码型发生器选择输出的码型数据类型；所述输出缓冲器输出信号至待测设备；待测 设备接收所述输入信号；所述接收判决电路处理所述输入信号输出至误码检测器；所述误 码计数器统计出误码数量反馈至控制单元；所述软核控制模块接收所述误码数量进行处 理。其中，较佳方案所述码型数据可为PRBS23伪随机码、PRBS31伪随机码中一种。其中，较佳方案所述时钟合成模块，将本地时钟生成设备输入的时钟频率，做倍 数合成后输出给各路并行码型产生及误码检测模块。其中，较佳方案所述误码仪可选择从1. 25Gbps到IOGbps的多速率测试。本实用新型的优点在于1、本实用新型一种高速率并行的误码仪，可适应多速率，高速率的误码测试。2、本实用新型采用现场可编程阵列FPGA芯片以及FPGA内部软核控制，无需另外 使用单片机控制，其高度集成性使其具有体积小、携带方便、亦适用于工程现场测试等优
点ο
下面接合附图对本实用新型的实施方法进一步说明图1为本实用新型一种高速率并行的误码仪的结构原理图；图2为码型产生及误码检测模块204的功能结构原理图；图3为本实用新型一种高速率并行的误码仪的工作流程图；图4为本实用新型一种高速率并行的误码仪的多速率配置的流程图；图5为本实用新型一种高速率并行的误码仪的并行测试选择流程图。附图符号说明其中，计算机处理设备1、现场可编程阵列芯片2、本地时钟生成设 备3、通信接口模块201、软核控制模块202、时钟合成模块203以及N个码型产生及误码检 测模块204。
具体实施方式
以下结合附图对本实用新型一种高速率并行的误码仪的模块工作原理作进一步 说明。图1为本实用新型一种高速率并行的误码仪的结构原理图。如图1所示本实用 新型提供了一种高速率并行的误码仪由计算机处理设备1，现场可编程阵列芯片2，本地时钟生成设备3组成。采用现场可编程阵列芯片2来实现其主要功能，其功能模块包括通信 接口模块201，软核控制模块202，时钟合成模块203，N个码型产生及误码检测模块204。其中，所述的计算机处理设备1包括计算机显示器，通过串口接口与软核控制模 块通信连接来配置测试速率及并行测试口数目，同时，软核控制模块202反馈接收到的误 码信息，处理后给计算机处理设备1后通过显示器显示结果。其中，所述现场可编程阵列芯片2包括通信接口模块201，软核控制模块202，时 钟生成模块203以及N个码型产生及误码检测模块204-N，其中，所述通信接口模块201通 过串口接口与计算机处理设备1进行双向通信连接；所述软核控制模块202接收计算机处 理设备1的写入命令来控制时钟合成模块203的频率倍数，以达到此实用新型误码仪支持 可选择从1. 25Gbps到IOGbps的多速率测试功能，最高可达达IOGbps的速率测试。所述软 核控制模块202，接收计算机处理设备1的写入命令来码型产生及误码检测模块204的码 型数据产生及发送，所述码型产生及误码检测模块204将误码检测信息传回至软核控制模 块202进行处理，最后通过通信接口返回给计算机处理设备显示出误码测试结果；这样，所 述软核控制模块202，接收计算机处理设备的配置信息，可实现相同速率下N路信号并行误 码测试，提高生产效率。所述时钟合成模块203，将本地时钟生成设备3输入的时钟频率，做倍数合成后输 出给各路并行码型产生及误码检测模块204，以适应最高IOGbps的速率误码测试。更具体地，所述的码型产生及误码检测模块204，如图2所示包括使能选择器 2041，控制单元2042，码型发生器2044，输出缓冲器2045，误码计数器2046，误码检测器 2047，接收判决电路2048。其工作原理是所述软核控制模块202控制使能选择器2041选 择码型产生及误码检测模块204的并行数量，解决了目前误码仪可用于测试通道少，效率 低的问题。时钟信号送入所述码型发生器2044，用于产生码型数据给输出缓冲器。所述控 制单元2042根据时钟信号频率判断码型发生器2044选择输出PRBS23伪随机码或PRBS 31 伪随机码。所述输出缓冲器2045输出码型数据给待测设备。所述待测设备接收到输入信 号，经过判决电路2048处理后，由误码检测2047检测，并由误码计数器2046统计误码数 量，将误码信息反馈给控制单元2042，最后输出至软核控制模块202处理。更具体地，如图1所示所述的本地时钟生成设备3，可通过配置外围硬件电路调 整输出频率，使现场可编程阵列芯片2内的时钟生成模块203可接收到不同速率的时钟，以 适应本实用新型的多速率误码测试的需求。其中，本实施例现场可编程阵列芯片2采用Virtex_5FXT芯片来完成本实用新型 误码仪的主要功能，使用Virtex-5FXT内部的软核来代替目前误码仪中外带单片机芯片。 使电路得以进一步简化，集成度更高。外加本地时钟生成设备3和计算机处理设备1，组成 本高速率并行的误码仪。参考图3，详细说明本实用新型一种高速率并行的误码仪的工作原理。计算机处理 设备1按照测试需求配置各种参数，其包括配置参数1 时钟频率合成倍数K，如图4所示； 配置参数2 各路码型产生及误码检测模块的使能开关，控制并行测试端口数。再由软核控 制模块202执行这些配置参数信息，使码型产生及误码检测模块204正常执行码型数据发 送及接收、误码检测功能。其中，当已合成时钟频率超过9. 5Gbps，认为是对高速IOGpbs信 号(包括 SDH 9. 95Gbps, IOGbE 10. 3Gbps, ITU G. 709 10. 7Gbps, IOG Fiberchannel withFEC 11.3Gbps)进行误码检测测试，码型产生及误码检测模块204发送PRBS31伪随机码用 于测试；当已合成时钟频率低于9. 5Gpbs，码型产生模块发送PRBS23伪随机码用于测试，将 产生的码型数据发送给待测设备。码型产生及误码检测模块204的另一功能是可以接收待 测设备发来的输入信号，经过由判决电路后，与之前发送的码型数据对比，检测出误码。由 误码计数器2046得出误码总数，将误码信息输出至软核控制模块202处理，最后通过通信 接口从计算机设备输出误码结果。本实用新型误码仪可适应多速率，高速率的误码测试，是通过以下方法实现的如 图4所示，通过计算机处理设备1输入配置信息1给软核控制模块202，其配置信息为本地
时钟的倍数，分别为Kl，K2，K3......Kn。且本地时钟生成设备3输出时钟频率可调，分别
为F1，F2，F3......Fn。时钟合成模块203根据配置信息来完成时钟合成功能，这样便可以
实现支持多速率误码测试。以Fn = 167. 33MHz,Kn = 64为例，合成后可支持高达10. 7Gbps 速率的测试。适应高速率误码测试是本实用新型的一大特征。如图5所示，该实用新型误码仪可实现同速率下多路并行误码测试。每一路码型 产生及误码检测模块204被相应使能选择器2041控制。计算机处理设备1输入配置信息 2至软核控制模块202，来完成每路码型产生及误码检测模块204的开关选择，以达到并行 测试的目的。适应并行误码测试是本实用新型的另一大特征。本实用新型的优点在于1、本实用新型一种高速率并行的误码仪，可适应多速率，高速率的误码测试。2、本实用新型采用现场可编程阵列FPGA芯片以及FPGA内部软核控制，无需另外 使用单片机控制，其高度集成性使其具有体积小、携带方便、亦适用于工程现场测试等优
点ο以上所述者，仅为本实用新型最佳实施例而已，并非用于限制本实用新型的范围， 凡依本实用新型申请专利范围所作的等效变化或修饰，皆为本实用新型所涵盖。
权利要求一种高速率并行的误码仪，检测待测设备的误码率，所述误码仪包括计算机处理设备、现场可编程阵列芯片以及本地时钟生成设备，其特征在于所述计算机处理设备通过串口接口，与现场可编程阵列芯片连接配置测试速率及并行测试口数目；现场可编程阵列芯片反馈接收的误码信息，处理后借由计算机处理设备的显示器显示结果，所述本地时钟生成设备输入时钟频率，现场可编程阵列芯片做倍数合成后输出。
2.根据权利要求1所述的高速率并行的误码仪，其特征在于所述本地时钟生成设备， 和外围硬件电路连接调整输出频率。
3.根据权利要求1所述的高速率并行的误码仪，其特征在于所述现场可编程阵列芯 片包括通信接口模块，软核控制模块，时钟生成模块，N个码型产生及误码检测模块，其 中，所述通信接口模块通过串口接口与计算机处理设备进行双向通信连接；所述码型产生 及误码检测模块产生测试码型数据并将所测试码型数据传输至待检测的设备；所述检测设 备输出的反馈码型数据传输至码型产生及误码检测模块；所述软核控制模块通过通信接口 模块接收计算机处理设备的写入命令控制时钟合成模块的频率倍数、控制码型产生与误码 检测模块的码型数据产生及发送以及接收、处理码型数据产生及误码检测模块的误码检测 信息后返回计算机处理设备，借由计算机处理设备显示误码测试结果。
4.根据权利要求3所述的高速率并行的误码仪，其特征在于所述码型产生及误码检 测模块包括使能选择器、控制单元、码型发生器、输出缓冲器、误码计数器、误码检测器以及 接收判决电路，其中，所述软核控制模块控制连接使能选择器而控制码型产生及误码检测 模块的并行数量，时钟信号输入所述码型发生器，所述码型发生器产生码型数据输出至输 出缓冲器；所述控制单元根据时钟信号频率判断码型发生器选择输出的码型数据类型；所 述输出缓冲器输出信号至待测设备；待测设备接收所述输入信号；所述接收判决电路处理 所述输入信号输出至误码检测器；所述误码计数器统计出误码数量反馈至控制单元；所述 软核控制模块接收所述误码数量进行处理。
专利摘要本实用新型提供一种高速率并行的误码仪，属于数字通信技术领域，用以检测待测设备的误码率，所述误码仪包括计算机处理设备、现场可编程阵列芯片以及本地时钟生成设备，所述计算机处理设备通过串口接口，与现场可编程阵列芯片连接配置测试速率及并行测试口数目，现场可编程阵列芯片反馈接收到的误码信息，处理后借由计算机处理设备的显示器显示结果，所述本地时钟生成设备输入时钟频率，现场可编程阵列芯片做倍数合成后输出。本实用新型并行测试效率高、体积小、携带方便以及更适用于工程现场测试。
文档编号H04L1/20GK201742430SQ20092013290
公开日2011年2月9日 申请日期2009年6月16日 优先权日2009年6月16日
发明者俞席武, 夏哲, 夏火元 申请人:世纪晶源科技有限公司