专利名称：用于运动向量搜索中绝对差值累加计算(sad)的加速电路核的制作方法
用于运动向量搜索中绝对差值累加计算(SAD)的加速电路
核 技术领域(正文内容)本发明用于运动向量搜索电路，主要用于视频压缩，动目标检测等。提出了 一种基 于大量并行处理的的加速硬件设计。
背景技术：
(正文内容)在动态视频压缩等应用中，运动向量搜索是关键。典型的视频压缩系统见附图 (？)，其基本原理为基于傅立业转换，将每祯分解前(后)祯(DC量)与差值(AC量)进 行有损压缩，再辅以无损压缩，以减少传输的信息量。AC量的求得依赖于运动向量搜索祯分解为宏块(MACR0BL0CK)后，要逐一试用可 能的运动向量与参考祯作比较，找到最佳值。最佳值的定义为最小绝对差值最小绝对差值 模块是压缩系统中运算量最大的电路。以720X480标清视频为例，720x 480pixels per frame/256pixels per MB = 1350MB per frame1350MB per frame*30frames per sec per stream = 40, 500MB per sec 如果 1 个时钟周期能够搜索4个可能的运动向量，时钟为100MHZ最则(4positions/clk)*(100M clks/sec) / (40500MB/sec) 9800positions/MB 这大 致相当与128X64的搜索范围。搜索范围越大，压缩质量越好。发明内容(正文内容)本发明正是种SACD电路核。它的主要特点是-次完成整个宏块(MB，16X16)搜索四向量的SAD运算-当前宏块中和参照宏块像素的切换均由寄存器移位完成，没有多余的读写操作。-高度单元化，适合手工布局布线，实现普通工艺下的高速度
(正文内容)图1 是典型的视频压缩系统框图。图 2 :ADAD为设计中的最基本模块。A，B为两路输入端，输出为AD和CO(注意CO只有一 位)。当CO与AD相加即产生AB之绝对差值(|A-B|)。之所以保留两位输出是为了在底层 单元里少一个加法器，从而减少电路的门数。图 3 :AD4AD4用来计算当前宏块(MACR0BL0CK)之一像素与参照宏块中四个在同一水平线 上的连续像素之累加绝对差。当前宏块存储在驱动CMBO的右侧寄存器中。左侧(驱动 RMB0)的寄存器存有参照宏块中被选中之一像素。如果AD4模块被用来组成矩阵，当前宏块的数据可以在垂直方向移动，而参照宏 块的数据可以通过复用电路(MUX)的设置实现纵横两个方向的移动。图 4 :SAD4X4SAD4X4是以AD4为基础的实用SAD模块的例子。它被用来在一个时钟周期里完成单个宏模块(16X16像素)对四个可能移动位置的搜索。跟据所需解析度，时钟和搜索范围 的要求，芯片设计中可使用一个或多个此电路模块。
具体实施方式
(正文内容)此电路的物理实现可以用普通单元库实现，但布局布线原则上应手工完成。应特 别注意功耗密度和过电流可靠性。发明人的物理实现是在0，13UM上完成的，采用2倍频 (主频200MHZ)，SAD核为400MHZ)若用于更老工艺可能需要特制单元库。此电路(以一路SAD4X4为例)理论门数如下AD = 8* (10+3) = 104AD4 = 4*AD+8*10+8*10+8*4 = 608SAD4x4 = 16*AD4+32*10*8+16*10*9+8*10*10+4*10*11 = 14,968SAD16xl6 = 16*SAD4x4+32*10*12+16*10*13+8*10*14+4*10*15 = 247，128 实际实 现门数约300K，包括周边控制电路，缓冲驱动等等。
权利要求
1.一种绝对差值累加计算(SAD)的加速电路核，一次完成整个宏块(MB，16X16)搜索四 向量的SAD运算。
2.根据权利要求1所述的加速电路核，当前宏块中和参照宏块像素的切换均由寄存器 移位完成，没有多余的读写操作。
3.根据权利要求1所述的加速电路核，其特征是最基本模块保留两位输出，在底层单 元里少一个加法器，从而减少电路的门数。
4.根据权利要求1所述的加速电路核，其特征是基本模块组成矩阵，当前宏块的数据 可以在垂直方向移动，而参照宏块的数据可以通过复用电路(MUX)的设置实现纵横两个方 向的移动。
全文摘要
本发明用于运动向量搜索电路，主要用于视频压缩，动目标检测等。提出了一种基于大量并行处理的的加速硬件设计，由基本模块组成矩阵，当前宏块中和参照宏块像素的切换均由寄存器移位完成，一次完成整个宏块(Macroblock，16X16)搜索四向量的SAD运算。
文档编号H04N7/26GK102131087SQ201010044428
公开日2011年7月20日 申请日期2010年1月19日 优先权日2010年1月19日
发明者马永红 申请人:深圳市普特宝科技有限公司