专利名称：一种cabac硬件加速方法
技术领域：
本发明涉及视频编码领域，特别是一种CABAC硬件加速算法。
背景技术：
H. 264/AVC作为ITU和MPEG联合开发的最新视频标准，比传统的视频标准获得了 很大的提高，引入了很多先进技术。基于上下文自适应的二进制算术熵编码(简称CABAC， 以下出现都简写为CABAC)就是其中之一。CABAC在取得了以往各个熵编码都达不到的高效 的同时，也带来了运算上的复杂。根据H.264/AVC标准中的JM7.3，CABAC消耗了解码中的 10 %的时间，而对此并未有优化技术提出。
发明内容
在H. ^4/AVC标准中对CABAC定义了 3个变量和5个表。3个变量为codlOffset、 codlRange、MPS(最可能符号)。5 个表为 context 表、initial 表、qCodlRangeldx 表、 transIdxLPS 表禾口 transIdxMPS 表。在一个片组开始处，CABAC解码器从initial表创建context表，然后通过比特流 中的前两个字节初始化codlOffset和codlRange，之后进入宏块级解码。在宏块层，CABAC 解码器首先确定哪个SE (语法元素，以下出现都简写为SE)被解码，然后根据上面、左面和 当前的宏块计算上下文，最后进入3阶段的解码过程正常解码过程、旁路解码过程、最终 解码过程。本CABAC硬件加速算法就是以减少CABAC解码的耗时，提升CABAC性能为目的的。本发明的目的是通过以下步骤实现1、完成硬件框架设计，包括8个逻辑块和4个存储块。Initial表存储块完成 对initial表的存储，context表创建逻辑块完成context表的创建，使用组合电路完成 transIdxLPS表逻辑块和qCodlRangeldx表逻辑块的搭建，CABAC数据通道逻辑块将在 CABAC有限状态机逻辑块的控制下完成解码过程，邻近语法元素查找逻辑块从宏块存储块 中取得左边和上边的语法元素。2、描述硬件存储管理为针对框架设计中的4个存储块，Initial表存储块使用只 读存储器ROM构成；2个系数存储块可以在其中一个由CABAC解码器写操作的时候，对另一 个进行反DCT变换器的读取操作；宏块存储块由双口 SRAM构成。3、完成解码过程级的有限状态机。其中正常解码过程包括正常解码状态和恢复正 常解码状态；最终解码过程包括最终解码状态和恢复正常解码状态；旁路解码过程包括读 取比特状态和旁路解码状态。4、完成语法元素级的有限状态机。各语法元素应用如下表1 :
权利要求
1.一种CABAC硬件加速算法，其特征在于，包括如下部分1)硬件框架设计。2)硬件存储管理设计。3)解码过程级的有限状态机设计。4)语法元素级的有限状态机设计。
2.如权利要求1所述的CABAC硬件加速算法，其特征在于所述步骤1)中硬件框架设 计，描述为硬件框架包括8个逻辑块和4个存储块。Initial表存储块完成对initial表的存储， context表创建逻辑块完成context表的创建，使用组合电路完成transIdxLPS表逻辑块 和qCodlRangeldx表逻辑块的搭建，CABAC数据通道逻辑块将在CABAC有限状态机逻辑块 的控制下完成解码过程，邻近语法元素查找逻辑块从宏块存储块中取得左边和上边的语法 元素。
3.如权利要求1所述的CABAC硬件加速算法，其特征在于所述步骤幻中硬件存储管理 设计，描述为针对框架设计中的4个存储块，Initial表存储块使用只读存储器ROM构成；2个系数 存储块可以在其中一个由CABAC解码器写操作的时候，对另一个进行反DCT变换器的读取 操作；宏块存储块由双口 SRAM构成。
4.如权利要求1所述的CABAC硬件加速算法，其特征在于所述步骤幻中解码过程级的 有限状态机设计，描述为其中正常解码过程包括正常解码状态和恢复正常解码状态；最终解码过程包括最终解 码状态和恢复正常解码状态；旁路解码过程包括读取比特状态和旁路解码状态。
5.如权利要求1所述的CABAC硬件加速算法，其特征在于所述步骤1)中语法元素级的 有限状态机设计，具体设计描述见图5，语法元素描述见表1 表1。
全文摘要
一种CABAC硬件加速算法，本算法以减少CABAC解码的耗时，提升CABAC性能为目的。经大量测试后，解码一个I帧片组宏块平均用1661个时钟周期，解码一个B帧片组宏块平均用328个时钟周期，解码一个P帧片组宏块平均用576个时钟周期。本算法可以满足CIF视频30fps的实时解码要求。
文档编号H04N7/26GK102148968SQ20101010604
公开日2011年8月10日 申请日期2010年2月4日 优先权日2010年2月4日
发明者杨华岚 申请人:成都市世嘉电子实业有限公司